MATLAB® スクリプトを使用して、入力および対応するリファレンス出力としてランダム テスト ベクターを生成できます。完成した AI エンジン デザインは、MATLAB リファレンス モデルを基準にして検証され、正しく動作するか確認されます。DDC デザインには、32 本のアンテナ用に 32 本の出力 AXI ストリームがあります。リファレンス デザインには makefile スクリプトが含まれており、これを使用して AI エンジンの SystemC シミュレーション結果のすべての出力と MATLAB によって生成されるゴールデン テスト ベクターを比較できます。図 1 (a) および 図 2 (a) に、SystemC シミュレーションとサンプル デザインの MATLAB リファレンス モデルのビット精度の比較を示します。シミュレーションの出力とリファレンス モデルの出力はビット単位で一致しています。
Versal SystemC シミュレーション (ESS) 出力のタイム スタンプを使用して、最初の出力サンプルから最後の出力サンプルまでの時間を測定できます。また、出力サンプル数も出力ファイル内でカウントできるため、スループットの見積もりを算出できます。つまり、出力の総数を最初のサンプルから最後のサンプルまでの時間で割ることにより、スループットを計算できます。リファレンス デザインには、スループット測定用の Makefile が付属しています。図 1 (b) および 図 2 (b) に示すように、AI エンジン DDC デザインの ESS シミュレーションは、5c LTE では DDC デザインのスループットは約 207MSPS になることを示します。これは通常の 5 キャリア LTE の公称サンプル レートの 153.6MSPS よりはるかに高い値です。5G NR 構成では、スループットは約 180MSPS になります。これは公称サンプル レートの 122.88MSPS よりはるかに高い値です。計算されたスループットに基づく DDC デザインには十分なマージンがあります。
ESS シミュレーション検証に合格した AI エンジン DDC モジュールは、Versal AI コア デバイス内のプログラマブル ロジック、プロセッサ サブシステム、メモリ コントローラー、およびその他のブロックからなるシステムに統合できます。