最新のデジタル信号処理システムは、多くの場合、複数の通信プロトコルとさまざまなサンプル レートをサポートします。これに対し、アナログ フロント エンドのデジタル-アナログ コンバーター (DAC) とアナログ-デジタル コンバーター (ADC) は、通常は固定サンプル レートでのみ動作します。次の図に、標準的なソフトウェア無線システムのブロック図を示します。このシステムは、TX チェーンと RX チェーンそれぞれに 1 つある 一対の任意リサンプリング フィルター (ARF) を使用して、一定範囲内にある任意の実数のサンプル比率をサポートします。ARF の出力サンプル レートは、デジタル アップコンバージョン (DUC) およびダウンコンバージョン (DDC) フィルターで効率的に処理できる、少数の固定データ レートとなります。ARF は、静的なサンプル レート変換以外にも、大きな位相ノイズを発生させずにサンプリング クロックの誤差を補正する用途に広く使用されています。
ARF の特長は、出力サンプルの動的タイミング オフセットを処理できることです。つまり、フィルター係数は、定数ではなく、指定されたタイミング オフセットに対してリアルタイムで計算されます。このため、ARF は、通常のフィルターよりも複雑になります。演算コストを低減する 1 つのストラテジは、ARF を可能な限りベースバンドの近くに配置し、サンプル レートを下げることです。
FPGA への ARF のインプリメンテーションにおける複数のオプションについては、『Options for Arbitrary Resamplers in FPGA-Based Modulators』 [1] で解説されています。ザイリンクス Versal AI コア デバイスは、フィルターの演算負荷の高い部分を AI エンジンにオフロードすると共に、プログラマブル ロジック (PL) 内のコントローラーの最大限の柔軟性を確保します ( 『ザイリンクスの AI エンジンとそのアプリケーション』 (WP506) 参照)。このようなヘテロジニアス システムのデザインは、 Vitis ソフトウェアによって簡略化され、各デザイン コンポーネントは AXI バスで相互接続されるカーネルとして抽象化されます。このアプリケーション ノートでは、 『Versal ACAP システムおよびソリューション プランニング設計手法ガイド』 (UG1504) で説明した設計手法の一例を示します。