DMA/Bridge Subsystem for PCI Express 产品指南 (PG195) - 4.1 简体中文

Document ID: PG195
Release Date: 2022-11-16
Version: 4.1 简体中文

引言
功能特性
IP 相关信息
概述
功能特性总结
应用
不支持的功能
限制
PCIe 传输事务类型
PCIe 功能
其它
PCIe 到 DMA 旁路主接口
MSI-X 模式下的用户中断
许可和订购
产品规格
标准
性能和资源使用情况
器件最低要求
子系统的可配置组件
目标桥接器
H2C 通道
C2H 通道
AXI4-Lite 主接口
AXI4-Lite 从接口
主机到卡旁路主接口
IRQ 模块
遗留中断
MSI 和 MSI-X 中断
配置块
XDMA 操作
快速启动
H2C 传输和 C2H 传输的初始设置
适用于 H2C 的 AXI-MM 传输
适用于 C2H 的 AXI-MM 传输
描述符
描述符旁路
轮询模式
DMA H2C 串流
DMA C2H 串流
地址对齐
长度粒度
奇偶校验
端口描述
XDMA 全局端口
PCIe 接口信号
H2C 通道 0-3 AXI4-Stream 接口信号
C2H 通道 0-3 AXI4-Stream 接口信号
AXI4 存储器映射读取地址接口信号
AXI4 存储器映射读取接口信号
AXI4 存储器映射写入地址接口信号
AXI4 存储器映射写入接口信号
AXI4 存储器映射写入响应接口信号
AXI4 存储器映射主旁路读取地址接口信号
AXI4 存储器映射主旁路读取接口信号
AXI4 存储器映射主旁路写入地址接口信号
AXI4 存储器映射主旁路写入接口信号
AXI4 主存储器映射旁路写入响应接口信号
配置 AXI4-Lite 存储器映射写入主接口信号
配置 AXI4-Lite 存储器映射读取主接口信号
配置 AXI4-Lite 存储器映射写入从接口信号
配置 AXI4-Lite 存储器映射读取从接口信号
中断接口
通道 0-3 状态端口
配置扩展接口端口描述
配置管理接口端口
描述符旁路模式
寄存器空间
PCIe 到 AXI Bridge 主接口地址映射
PCIe 到 DMA 地址映射
PCIe 到 DMA 地址格式
PCIe 到 DMA 配置寄存器
H2C 通道寄存器 (0x0)
H2C Channel Identifier (0x00)
H2C Channel Control (0x04)
H2C Channel Control (0x08)
H2C Channel Control (0x0C)
H2C Channel Status (0x40)
H2C Channel Status (0x44)
H2C Channel Completed Descriptor Count (0x48)
H2C Channel Alignments (0x4C)
H2C Poll Mode Low Write Back Address (0x88)
H2C Poll Mode High Write Back Address (0x8C)
H2C Channel Interrupt Enable Mask (0x90)
H2C Channel Interrupt Enable Mask (0x94)
H2C Channel Interrupt Enable Mask (0x98)
H2C Channel Performance Monitor Control (0xC0)
H2C Channel Performance Cycle Count (0xC4)
H2C Channel Performance Cycle Count (0xC8)
H2C Channel Performance Data Count (0xCC)
H2C Channel Performance Data Count (0xD0)
C2H 通道寄存器 (0x1)
C2H Channel Identifier (0x00)
C2H Channel Control (0x04)
C2H Channel Control (0x08)
C2H Channel Control (0x0C)
C2H Channel Status (0x40)
C2H Channel Status (0x44)
C2H Channel Completed Descriptor Count (0x48)
C2H Channel Alignments (0x4C)
C2H Poll Mode Low Write Back Address (0x88)
C2H Poll Mode High Write Back Address (0x8C)
C2H Channel Interrupt Enable Mask (0x90)
C2H Channel Interrupt Enable Mask (0x94)
C2H Channel Interrupt Enable Mask (0x98)
C2H Channel Performance Monitor Control (0xC0)
C2H Channel Performance Cycle Count (0xC4)
C2H Channel Performance Cycle Count (0xC8)
C2H Channel Performance Data Count (0xCC)
C2H Channel Performance Data Count (0xD0)
IRQ 块寄存器 (0x2)
IRQ Block Identifier (0x00)
IRQ Block User Interrupt Enable Mask (0x04)
IRQ Block User Interrupt Enable Mask (0x08)
IRQ Block User Interrupt Enable Mask (0x0C)
IRQ Block Channel Interrupt Enable Mask (0x10)
IRQ Block Channel Interrupt Enable Mask (0x14)
IRQ Block Channel Interrupt Enable Mask (0x18)
IRQ Block User Interrupt Request (0x40)
IRQ Block Channel Interrupt Request (0x44)
IRQ Block User Interrupt Pending (0x48)
IRQ Block Channel Interrupt Pending (0x4C)
IRQ Block User Vector Number (0x80)
IRQ Block User Vector Number (0x84)
IRQ Block User Vector Number (0x88)
IRQ Block User Vector Number (0x8C)
IRQ Block Channel Vector Number (0xA0)
IRQ Block Channel Vector Number (0xA4)
配置块寄存器 (0x3)
Config Block Identifier (0x00)
Config Block BusDev (0x04)
Config Block PCIE Max Payload Size (0x08)
Config Block PCIE Max Read Request Size (0x0C)
Config Block System ID (0x10)
Config Block MSI Enable (0x14)
Config Block PCIE Data Width (0x18)
Config PCIE Control (0x1C)
Config AXI User Max Payload Size (0x40)
Config AXI User Max Read Request Size (0x44)
Config Write Flush Timeout (0x60)
H2C SGDMA 寄存器 (0x4)
H2C SGDMA Identifier (0x00)
H2C SGDMA Descriptor Low Address (0x80)
H2C SGDMA Descriptor High Address (0x84)
H2C SGDMA Descriptor Adjacent (0x88)
H2C SGDMA Descriptor Credits (0x8C)
C2H SGDMA 寄存器 (0x5)
C2H SGDMA Identifier (0x00)
C2H SGDMA Descriptor Low Address (0x80)
C2H SGDMA Descriptor High Address (0x84)
C2H SGDMA Descriptor Adjacent (0x88)
C2H SGDMA Descriptor Credits (0x8C)
SGDMA 公用寄存器 (0x6)
SGDMA Identifier Registers (0x00)
SGDMA Descriptor Control Register (0x10)
SGDMA Descriptor Control Register (0x14)
SGDMA Descriptor Control Register (0x18)
SGDMA Descriptor Credit Mode Enable (0x20)
SG Descriptor Mode Enable Register (0x24)
SG Descriptor Mode Enable Register (0x28)
MSI-X 矢量表和 PBA (0x8)
利用子系统进行设计
时钟设置和复位
串联配置
自定义子系统以启用串联配置
UltraScale 器件
UltraScale+ 器件
支持的器件
UltraScale 器件
UltraScale+ 器件
设计流程步骤
自定义和生成子系统
“Basic”选项卡
“PCIe ID”选项卡
“PCIe BARs”选项卡
“PCIe MISC”选项卡
“PCIe DMA”选项卡
“Debug Options”选项卡
“Shared Logic”选项卡
“GT Settings”选项卡
输出生成
约束子系统
调整集成块核的位置
仿真
基本仿真
AXI-MM 模式
AXI-ST 模式
描述符旁路
PIPE 模式仿真
定制 PIPE 仿真的参数
综合与实现
设计示例
可用设计示例
AXI4 存储器映射默认设计示例
含 PCIe 到 AXI4-Lite 主接口和 PCIe 到 DMA 旁路接口的 AXI4 存储器映射接口设计示例
含 AXI4-Lite 从接口的 AXI4 存储器映射设计示例
AXI4-Stream 设计示例
含描述符旁路的 AXI4 存储器映射接口示例
基于 Vivado IP integrator 的设计示例
用户 IRQ 设计示例
自定义和生成设计示例
测试激励文件
对应端点的根端口模型测试激励文件
架构
测试案例
仿真
AXI4 存储器映射接口
AXI4-Stream 接口
描述符旁路模式
AXI-MM 描述符旁路模式仿真
含环回设计的 AXI-Stream 描述符旁路模式仿真
仿真更新
多通道仿真，通道 1 H2C 和 C2H 示例
多描述符仿真
测试任务
GT 位置
应用软件开发
器件驱动程序
Linux 器件驱动程序
使用驱动程序
中断处理
遗留中断
MSI 中断
MSI-X 中断
用户中断
H2C 流程示例
C2H 流程示例
升级
新参数
新增端口
调试
在 Xilinx.com 上寻求帮助
文档
调试指南
解决方案中心
答复记录
该子系统的主答复记录
技术支持
调试工具
Vivado Design Suite 调试功能
参考板
硬件调试
常规检查
DMA/Bridge Subsystem for PCIe 的初始调试
使用赛灵思虚拟线缆进行调试
概述
主机 PC XVC-Server 应用
主机 PC XVC-over-PCIe 驱动程序
启用 XVC-over-PCIe 的 FPGA 设计
通过 PCIe 扩展配置空间的 XVC-over-PCIe (PCIe-XVC-VSEC)
通过 AXI 的 XVC-over-PCIe (AXI-XVC)
XVC-over-PCIe 寄存器映射
PCIe Ext Capability Header
PCIe VSEC Header（仅限 PCIe-XVC-VSEC）
XVC Version Register（仅限 PCIe-XVC-VSEC）
XVC Shift Length Register
XVC TMS Register
XVC TDO/TDI 数据寄存器
XVC Control Register
XVC Status Register
XVC 驱动程序和软件
有关串联配置设计或 Dynamic Function eXchange 设计的特殊注意事项
使用 PCIe-XVC-VSEC 设计示例
生成 PCIe-XVC-VSEC 设计示例
系统初始化
编译和加载驱动程序
编译和启动 XVC-Server 应用
将 Vivado Design Suite 连接到 XVC-Server 应用
运行时间注意事项
附加资源与法律声明
赛灵思资源
Documentation Navigator 与设计中心
参考资料
修订历史
请阅读：重要法律声明

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