AXI4 主存储器映射旁路写入响应接口信号 - 4.1 简体中文

DMA/Bridge Subsystem for PCI Express 产品指南 (PG195)
Document ID
PG195
Release Date
2023-11-24
Version
4.1 简体中文
表 1. AXI4 主存储器映射旁路写入响应接口信号
信号名称 方向 描述
m_axib_bvalid 输入 主写入响应有效。
m_axib_bresp[1:0] 输入 主写入响应。
m_axib_bid

[ID_WIDTH-1:0]

 输入 主写入响应 ID。
m_axib_bready 输出 主响应就绪。