AXI4 存储器映射主旁路读取接口信号 - 4.1 简体中文

DMA/Bridge Subsystem for PCI Express 产品指南 (PG195)

Document ID
PG195
Release Date
2023-11-24
Version
4.1 简体中文
表 1. AXI4 存储器映射主旁路读取接口信号
信号名称 方向 描述
m_axib_rdata

[DATA_WIDTH-1:0]

输入 主读取数据。

m_axib_rid

[ID_WIDTH-1:0]

输入 主读取 ID。
m_axib_rresp[1:0] 输入 主读取响应。
m_axib_rlast 输入 主读取结束。
m_axib_rvalid 输入 主读取有效。
m_axib_rready 输出 主读取就绪。
m_axib_ruser

[DATA_WIDTH/8-1:0]

输入 读取接口的奇偶校验端口。此端口仅在“Propagate Parity”(传输奇偶校验)模式下才启用。