IP 相关信息 - 4.1 简体中文

DMA/Bridge Subsystem for PCI Express 产品指南 (PG195)

Document ID
PG195
Release Date
2022-11-16
Version
4.1 简体中文
LogiCORE™ IP 相关信息表
子系统规格
支持的器件系列 1 UltraScale+ 器件、UltraScale 器件和 7 系列 Gen2 器件
支持的用户接口 AXI4 MM、AXI4-LiteAXI4-Stream
资源 请参阅资源使用情况网页
随子系统提供
设计文件 加密 System Verilog
设计示例 Verilog
测试激励文件 Verilog
约束文件 XDC
仿真模型 Verilog
支持的软件驱动程序 Linux 和 Windows 驱动程序 2
经过测试的设计流程 3
设计输入 Vivado® Design Suite
仿真 如需了解受支持的仿真器的相关信息,请参阅赛灵思设计工具:版本说明指南
综合 Vivado 综合
支持
版本说明和已知问题 主答复记录:AR 65443
所有 Vivado IP 变更日志 Vivado IP 主更改日志:72775
赛灵思技术支持网页
  1. 如需获取受支持的器件的完整列表,请参阅 Vivado® IP 目录。
  2. 欲知详情,请参阅 应用软件开发答复记录 65444
  3. 如需了解受支持的工具版本的相关信息,请参阅赛灵思设计工具:版本说明指南
  4. 对于 Versal ACAP,请参阅 Versal ACAP DMA and Bridge Subsystem for PCI Express 产品指南(PG344)