DMA/Bridge Subsystem for PCI Express® 支持 PIPE 模式仿真，在此模式下，核的 PIPE 接口连接到链路伙伴的 PIPE 接口。此模式可提升仿真速度。
在“Endpoint”（端点）模式和“Root Port”（根端口）模式下，均可使用“Customize IP”（自定义 IP）对话框的“Basic”（基本）页面上的“Enable PIPE Simulation”（启用 PIPE 仿真）选项在当前 AMD Vivado™ Design Suite 解决方案设计示例中启用 PIPE 模式仿真。在核边界处生成的外部 PIPE 接口信号可用于访问外部器件。启用该功能还可提供必要的挂钩，以便使用第三方 PCI Express VIP/BFM 代替随设计示例提供的 Root Port 模型。另请参阅使用集成端点 PCI Express 块采用 Gen2 x8 和 Gen3 x8 配置进行 PIPE 模式仿真应用指南(XAPP1184)。
下表描述了核顶层可用的 PIPE 总线信号及其在 EP 核 (pcie_top) PIPE 信号内的对应映射。
重要： 在仿真目录内提供了 xil_sig2pipe.v 文件，此文件用于替代 phy_sig_gen.v。BFM/VIP 应与 board.v 中的 xil_sig2pipe 实例相连。
选择 VHDL 作为目标语言时，该核不支持 PIPE 模式仿真。
| 输入命令 |
端点 PIPE 信号映射 |
输出命令 |
端点 PIPE 信号映射 |
|---|---|---|---|
| common_commands_in[25:0] | 不使用 | common_commands_out[0] | pipe_clk 1 |
| common_commands_out[2:1] | pipe_tx_rate_gt 2 | ||
| common_commands_out[3] | pipe_tx_rcvr_det_gt | ||
| common_commands_out[6:4] | pipe_tx_margin_gt | ||
| common_commands_out[7] | pipe_tx_swing_gt | ||
| common_commands_out[8] | pipe_tx_reset_gt | ||
| common_commands_out[9] | pipe_tx_deemph_gt | ||
| common_commands_out[16:10] | 不使用 3 | ||
|
|||
| 输入总线 |
端点 PIPE 信号映射 |
输出总线 |
端点 PIPE 信号映射 |
|---|---|---|---|
| pipe_rx_0_sigs[31:0] | pipe_rx0_data_gt | pipe_tx_0_sigs[31: 0] | pipe_tx0_data_gt |
| pipe_rx_0_sigs[33:32] | pipe_rx0_char_is_k_gt | pipe_tx_0_sigs[33:32] | pipe_tx0_char_is_k_gt |
| pipe_rx_0_sigs[34] | pipe_rx0_elec_idle_gt | pipe_tx_0_sigs[34] | pipe_tx0_elec_idle_gt |
| pipe_rx_0_sigs[35] | pipe_rx0_data_valid_gt | pipe_tx_0_sigs[35] | pipe_tx0_data_valid_gt |
| pipe_rx_0_sigs[36] | pipe_rx0_start_block_gt | pipe_tx_0_sigs[36] | pipe_tx0_start_block_gt |
| pipe_rx_0_sigs[38:37] | pipe_rx0_syncheader_gt | pipe_tx_0_sigs[38:37] | pipe_tx0_syncheader_gt |
| pipe_rx_0_sigs[83:39] | 不使用 | pipe_tx_0_sigs[39] | pipe_tx0_polarity_gt |
| pipe_tx_0_sigs[41:40] | pipe_tx0_powerdown_gt | ||
| pipe_tx_0_sigs[69:42] | 不使用 1 | ||
|
|||