XDMA 全局端口 - 4.1 简体中文

DMA/Bridge Subsystem for PCI Express 产品指南 (PG195)

Document ID: PG195
Release Date: 2023-11-24
Version: 4.1 简体中文

表 1. 顶层接口信号
信号名称	方向	描述
sys_clk	输入	7 系列 Gen2 和 Virtex 7 Gen3：PCIe 参考时钟。应从参考时钟 IBUFDS_GTE2 的 O 端口驱动。 UltraScale：DRP 时钟和内部系统时钟（如果 PCIe 参考时钟为 250 MHz，则频率为 sys_clk_gt 的一半，否则与 sys_clk_gt 频率相同）。应从参考时钟 IBUFDS_GTE3 的 ODIV2 端口驱动。
sys_clk_gt	输入	仅限 UltraScale： PCIe 参考时钟。应从参考时钟 IBUFDS_GTE3 的 O 端口驱动。请参阅 UltraScale 器件 Gen3 Integrated Block for PCI Express LogiCORE IP 产品指南(PG156) 或 UltraScale+ Integrated Block for PCI Express LogiCORE IP 产品指南(PG213) 。
sys_rst_n	输入	从 PCIe 边缘连接器复位信号进行复位
axi_aclk	输出	PCIe 为 m_axi* 接口和 s_axi* 接口衍生的时钟输出。axi_aclk 为来自 TXOUTCLK 管脚（源于 GT 块）的衍生时钟；当 axi_aresetn 断言有效时，该衍生时钟不应持续运行。
axi_aresetn	输出	AXI 复位信号，与 axi_aclk 输出上提供的时钟同步。此复位应驱动所有对应的 AXI Interconnect aresetn 信号。
dma_bridge_resetn	输入	可选管脚，仅当 SOFT_RESET_EN 参数设置为 TRUE 时才可用。发生链路中断、功能级别复位 (Function Level Reset)、Dynamic Function eXchange 或用户定义的其它错误状况时，此管脚应作为用户驱动的复位来使用。初始链路正常运行期间，无需切换此管脚。使用时，所有 PCIe 流量都必须处于静止状态。此信号必须断言有效，并且保持时间必须超过“Completion Timeout”（完成超时）值（通常为 50 ms）。 0：复位所有内部 Bridge 引擎和寄存器，并将 axi_aresetn 信号断言有效，同时保持 PCIe 链路正常运行。 1：正常操作。请参阅“时钟设置和复位”以获取有关使用此信号的更多指示信息。
user_lnk_up	输出	当输出处于高电平有效时，表示 PCI Express 核已正常链接至主机器件。
msi_enable	输出	表示何时启用 MSI。
msi_vector_width[2:0]	输出	表示 MSI 字段的大小（分配到器件的 MSI 矢量数）。
msix_enable	输出	表示何时启用 MSI-X。