下表列出了本文档的修订历史。
章节 | 修订综述 |
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2022 年 11 月 16 日 4.1 版 | |
概述 | 更新“PCIe 与 AXI 存储器之间的桥接器”章节。 |
UltraScale+ 器件 | 更新配置表格。 |
2022 年 6 月 10 日 4.1 版 | |
常规更新 | 整个文档。 |
2021 年 4 月 29 日 4.1 版 | |
常规更新 | 新增指向 Versal ACAP DMA and Bridge Subsystem for PCI Express 产品指南(PG344) 的引用和链接以提供更多信息。 |
UltraScale+ 器件 | 更新受支持的器件。 |
2020 年 9 月 21 日 4.1 版 | |
常规更新 | 全文澄清。 |
串联配置 | 更新对应 Dynamic Function eXchange 的部分重配置参考内容。 |
“Debug Options”选项卡 | 新增调试选项。 |
定制 PIPE 仿真的参数 | 新增有关必需的 PIPE 仿真参数的指导信息。 |
应用软件开发 | 更新链接以提供附加的驱动程序信息。 |
2019 年 11 月 22 日 4.1 版 | |
串联配置 | 更新受支持的器件。 |
MSI-X 矢量表和 PBA (0x8) | 新增 MSI-X 表偏移值和 PBA 表偏移值。 |
2019 年 6 月 20 日 4.1 版 | |
串联配置 | 更新受支持的器件。 |
DMA C2H 串流 | 澄清 C2H 串流描述符长度必须为 64 字节的倍数。 |
IRQ 块寄存器 (0x2) | 澄清 AXI Bridge 模式的 MSI-X 中断寄存器描述。 |
自定义和生成子系统 | 更新截屏。 |
“Basic”选项卡 | 新增“GT DRP Clock Selection”选项和“Data Protection”选项。 |
“PCIe MISC”选项卡 | 新增“MSI RX PIN EN”选项。 |
“PCIe DMA”选项卡 | 移除“Parity Checking”选项(移至“Basic”选项卡下)。 |
应用软件开发 | 附录已从“器件驱动程序”重命名为“应用软件开发”。 |
2018 年 12 月 5 日 4.1 版 | |
产品规格 | 在“器件最低要求”表中:
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利用子系统进行设计 | 在“受支持的串联 PROM/PCIe 配置(UltraScale+ 器件)”表中更新量产支持详细信息。 |
测试激励文件 |
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设计示例 | 新增用户 IRQ 设计示例 |
2018 年 4 月 4 日 4.1 版 | |
常规更新 |
澄清在 UltraScale+ 器件中对于 Bridge 模式暂不支持串联配置。 |
概述 |
新增限制:对于 7 系列,从主机系统执行的 PCIe 访问必须限制为 1DW(4 字节)传输事务。 |
产品规格 |
新增有关 IRQ 模块配置组件(遗留中断、MSI 中断和 MSI-X 中断部分)的澄清文本。 在“H2C 通道 0-3 AXI4-Stream 接口信号”表以及“C2H 通道 0-3 AXI4-Stream 接口信号”表中进行编辑更新。 在“顶层接口信号”表中新增 dma_bridge_resetn 信号。 更新寄存器名称:IRQ Block Channel Interrupt Pending (0x4C) 新增有关含 HBM 的 Virtex UltraScale+ 器件 (PCIE4C) 的器件最低要求信息。 |
利用子系统进行设计 | 在“受支持的串联 PROM/PCIe 配置(UltraScale+ 器件)”表中新增 Virtex UltraScale+ 器件。 为 7 系列 Gen2 系列器件新增共享逻辑支持。 |
器件驱动程序附录 |
在“MSI 中断、MSI-X 中断和用户中断”部分中新增澄清文本。 |
2017 年 12 月 20 日 4.0 版 | |
常规更新 |
更新“器件最低要求”表中有关 Gen 3 x8 支持的信息。 新增有关 h2c_dsc_byp_ctl[15:0] 和 c2h_dsc_byp_ctl[15:0] 端口描述的详细信息。 为描述符旁路模式新增时序图。 在“PCIe 到 DMA 地址字段描述”表中更新有关 11:8 位索引(“Channel ID[3:0]”字段)的描述。 在附录“升级”中新增 c_s_axi_supports_narrow_burst 参数。 |
2017 年 10 月 4 日 4.0 版 | |
常规更新 |
在本指南中已移除 PCIe AXI Bridge 模式操作,此操作已移至 AXI Bridge for PCI Express Gen3 Subsystem 产品指南(PG194)。本文档 (PG195) 仅涵盖有关 DMA 模式操作的内容。 在“串联配置”部分中,为 UltraScale+ 器件新增指示信息和器件支持信息,并为 UltraScale 器件新增器件支持信息。 根据对应该版本的核的端口和参数更改,更新“升级”附录。 新增附录 D“使用赛灵思虚拟线缆进行调试”。 |
2017 年 6 月 7 日 3.1 版 | |
常规更新 |
更新 [NUM_USR_INT-1:0] 位描述详细信息。 更新 PCI Extended Tag 参数描述。 在“产品规格”章节中新增有关 DMA C2H 和 H2C 传输的快速入门信息。 |
2017 年 4 月 5 日 3.1 版 | |
常规更新 |
更新驱动程序支持,Windows 驱动程序处于预量产阶段。 更新标识符版本。 新增 GUI 参数:Reset Source 和 MSI-X Implementation Location,以及 AXI 未完成的传输事务。 新增基于 Vivado IP integrator 的设计示例。 更新“测试激励文件”章节中的“仿真”部分和“描述符旁路模式”部分。 在“升级”附录中新增参数和端口。 |
2017 年 2 月 21 日 3.0 版 | |
常规更新 | 在“器件最低要求”表中更新 UltraScale+ 器件支持的速度等级。 |
2016 年 11 月 30 日 3.0 版 | |
常规更新 |
更新核名称,以反映 2 种核功能模式:AXI Bridge Subsystem for PCIe(仅限 UltraScale+)和 DMA Subsystem for PCIe(所有其它受支持的器件)。 根据这 2 种功能模式可用的选项对“自定义和生成子系统”部分(第 4 章节)进行了组织。 在 Vivado IDE 中新增“Debug Options”选项卡,以在核中启用调试选项。 更新标识符版本。 |
2016 年 10 月 12 日 3.0 版 | |
常规更新 | 新增 Artix®-7 和 Zynq-7000 SoC 器件限制,仅限 7A15T 和 7A25T 不受支持。 |
2016 年 10 月 5 日 3.0 版 | |
常规更新 |
新增额外的器件系列支持。 新增支持,以配合赛灵思 Gen2 Integrated Block for PCIe 核使用。 在网上答复记录中新增性能数据。 在“DMA 操作”部分中的“地址对齐”表和“长度粒度”表中 更新数据路径宽度和限制。 更新端口描述:
更新“寄存器空间”描述:
更新 Vivado IP 目录描述 (2016.3):
新增“基本 Vivado 仿真”部分。 新增“含描述符旁路模式的 AXI-MM 示例”部分。 在“调试”附录中新增额外受支持的 7 系列评估板。 |
2016 年 6 月 8 日 2.0 版 | |
常规更新 | 标识符版本更新 已添加 AXI4-Stream Writeback Disable Control 位文档记录 |
2016 年 4 月 6 日 2.0 版 | |
初始赛灵思版本。 | 不适用 |