上图所示的“Root Port”（根端口）模型包含下列块：
- dsport （根端口）
- usrapp_tx
- usrapp_rx
- usrapp_com（仅限 Verilog）
usrapp_tx 和 usrapp_rx 块与 dsport 块相连，以通过端点 DUT 发射和接收 TLP。端点 DUT 包含 DMA Subsystem for PCIe。
usrapp_tx 块将 TLP 发送至 dsport 块，以便跨 PCI Express 链路发送至端点 DUT。而端点 DUT 器件则通过 PCI Express 链路将 TLP 发射至 dsport 块，随后此块将被传递到 usrapp_rx 块。通过 PCI Express 逻辑进行通信时，dsport 与核共同负责数据链路层和物理链路层处理。usrapp_tx 和 usrapp_rx 均使用 usrapp_com 来执行共享功能，例如，TLP 处理和 log 日志文件输出。
PIO 写入和读取由 usrapp_tx 进行初始化。
DMA Subsystem for PCIe 使用 7 系列 Gen2 Integrated Block for PCIe、7 系列 Gen3 Integrated Block for PCIe、AMD UltraScale™ 器件 Gen3 Integrate Block for PCIe 和 AMD UltraScale+™ 器件 Integrate Block for PCIe。请参阅相应指南中的“测试激励文件”章节：