本节包含与 AMD Vivado™ Design Suite 中的子系统约束有关的信息。
所需约束
DMA/Bridge Subsystem for PCI Express® 需满足时序约束及其他物理实现约束的规格，方可满足指定的 PCI Express 性能要求。这些约束在赛灵思设计约束 (XDC) 文件中提供。生成的 XDC 中的管脚分配和层级名称对应于所提供的设计示例。
重要： 如果不使用设计示例顶层文件，则请将参考时钟的 IBUFDS_GTE3（对应 UltraScale+ IBUFDS_GTE4）实例、
sys_rst 的 IBUF 实例以及与这些实例关联的位置和时序约束复制到您的本地设计顶层。为了达成一致的实现结果，通过 AMD 工具运行设计时，必须使用包含这些未经修改的原始约束的 XDC。如需获取有关 XDC 或特定约束的定义及其使用方式的更多详细信息，请参阅 Vivado Design Suite 用户指南：使用约束(UG903)。
随集成块解决方案提供的约束已通过硬件测试，可提供一致结果。约束可修改，但前提是充分了解每个约束的影响。此外，如果设计背离所提供的约束，则对此类设计不予支持。
器件、封装和速度等级选择
XDC 的器件选择部分可将有关设计的目标部件、封装和速度等级的信息告知实现工具。
重要： 由于第 2 代 (Gen2) 和第 3 代 (Gen3) Integrated Block for PCIe 核都是为特定部件封装组合专门设计的，因此这部分不应修改。
器件选择部分始终包含部件选择行，但也包含特定于部件或封装的选项。以下显示了部件选择行示例：
CONFIG PART = XCKU040-ffva1156-3-e-es1时钟频率、时钟管理和时钟布局
如需了解有关时钟要求的详细信息，请参阅下列相应的产品指南：
bank 分配
本节不适用于此 IP 子系统。
收发器布局
本节不适用于此 IP 子系统。
I/O 标准与布局
本节不适用于此 IP 子系统。