配置 AXI4-Lite 存储器映射读取主接口信号 - 4.1 简体中文

DMA/Bridge Subsystem for PCI Express 产品指南 (PG195)

Document ID
PG195
Release Date
2023-11-24
Version
4.1 简体中文
表 1. 配置 AXI4-Lite 存储器映射读取主接口信号
信号名称 方向 描述
m_axil_araddr[31:0] 输出 此信号为存储器映射读取地址(从主机到用户逻辑)。
m_axil_arprot[2:0] 输出 3'h0
m_axil_arvalid 输出 此信号断言有效即表示存在发射到 m_axil_araddr 上的地址的有效读取请求。
m_axil_arready 输入 主读取地址就绪。
m_axil_rdata[31:0] 输入 主读取数据。
m_axil_rresp 输入 主读取响应。
m_axil_rvalid 输入 主读取有效。
m_axil_rready 输出 主读取就绪。