为了例化 AXI4‑Lite 接口以访问 xxv_ethernet_0 核的控制寄存器和状态寄存器，请勾选 Vivado IDE 的 “Configuration”选项卡 中的Include AXI4-Lite（包含 AXI4-Lite）复选框。该选项可启用 xxv_ethernet_0_axi_if_top
模块（其中包含 xxv_ethernet_0_pif_registers
以及 xxv_ethernet_0_slave_2_ipif
模块）。您可从 xxv_ethernet_0_pkt_gen_mon
模块访问 AXI4‑Lite 接口逻辑寄存器（控制寄存器、状态寄存器和统计数据寄存器）。
此模式会启用以下功能：
- 您可通过 AXI4‑Lite 接口配置该核的所有控制 (CTL) 端口。此操作的执行方式是将含所需数据的一组地址位置写入寄存器映射接口。
- 您可通过 AXI4‑Lite 接口从该核访问所有状态寄存器和统计数据寄存器。此操作的执行方式是通过寄存器映射读取状态寄存器和统计数据寄存器的地址位置。