| 名称 | I/O | 描述 | 时钟域 |
|---|---|---|---|
| rx_clk_out | 输出 |
rx_serdes_clk。GT 与核之间的时钟 RX 接口。在低时延缓冲器旁路模式下，该时钟还会对 AXI4‑Stream RX 接口进行时钟设置。 |
请参阅 时钟。 |
| tx_clk_out | 输出 |
对 TX AXI4‑Stream 接口和完整 TX 数据路径进行时钟设置。 |
请参阅 时钟。 |
| rx_reset | 输入 | RX 电路的复位。此信号为高电平有效（1 = 复位），并且必须保持高电平，直至 clk 达到稳定状态为止。该核可处理将 rx_reset 输入同步到核中相应的时钟域的操作。 | 异步 |
| tx_reset | 输入 | TX 电路的复位。此信号为高电平有效（1 = 复位），并且必须保持高电平，直至 clk 达到稳定状态为止。该核可处理将 tx_reset 输入同步到核中相应的时钟域的操作。 | 异步 |
| rx_core_clk | 输入 | rx_core_clk 信号用于对 AXI4‑Stream 接收接口进行时钟设置。不含 FIFO 时，此信号必须由 rx_clk_out 驱动。包含 FIFO 时，rx_core_clk 可由 tx_clk_out、rx_clk_out 或相同频率的其他异步时钟驱动。 | rx_core_clk |