- refclk_p0、refclk_n0 和 rx_serdes_refclk
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refclk 差分对是必需的，用作为 FPGA 的输入。设计示例包含缓冲器，用于将该时钟转换为单端信号 refclk，此信号用作为 GT 块的参考时钟。请注意，必须选择 refclk，以确保 tx_clk_out 满足 IEEE 802.3 的要求，即范围应在 312.5 MHz 的 100 ppm 内（针对 10G）。
- tx_clk_out
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tx_clk_out 是输出，您必须将 TX 路径 mii 总线同步到此时钟输出。所有 TX 控制信号和状态信号均以此时钟为参考。
- rx_serdes_clk
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rx_serdes_clk 衍生自 GT 块中的输入数据串流。输入数据串流由此时钟域中的 RX 核进行处理。
- rx_clk_out
- 提供的
rx_clk_out 输出信号可供 RX 核所处理的 RX 控制信号和状态信号作为参考。其频率与 rx_serdes_clk 相同。
- dclk
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dclk 信号必须为稳定且便于使用的时钟。它用作为 GT 帮助程序块（用于启动 GT 本身）的参考频率。在设计示例中，典型值为 100 MHz，该值直接衍生自 VCU107 评估板上可用的 300 MHz 时钟。请注意，GT 帮助程序块必须已知实际频率才能正常运行。