下图展示了 10G/25G PCS 的时钟架构。数据路径中有 3 个时钟域，如下图中虚线所示。
图 1. PCS/PMA 时钟设置
- refclk_p0、refclk_n0 和 tx_serdes_refclk
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refclk差分对是必需的，用作为 FPGA 的输入。设计示例包含缓冲器，用于将该时钟转换为单端信号refclk，此信号用作为 GT 块的参考时钟。tx_serdes_refclk直接衍生自refclk。请注意，必须选择refclk，以确保tx_mii_clk满足 802.3 的要求，即范围应分别在 390.625 MHz 的 100 ppm 内（针对 25G）和 156.25 MHz 的 100 ppm 内（针对 10G）。 - tx_mii_clk
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tx_mii_clk是输出，与tx_serdes_refclk相同。整个 TX 路径由此时钟驱动。您必须将 TX 路径mii总线同步到此时钟输出。所有 TX 控制信号和状态信号均以此时钟为参考。 - rx_serdes_clk
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rx_serdes_clk衍生自 GT 块中的输入数据串流。输入数据串流由此时钟域中的 RX 核进行处理。 - rx_clk_out
- 提供的
rx_clk_out输出信号可供 RX 核所处理的 RX 控制信号和状态信号作为参考。其频率与rx_serdes_clk相同。 - rx_mii_clk
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rx_mii_clk输入必须同步到 RX XGMII/25GMII 数据总线。此时钟和 RX XGMII/25GMII 总线必须在所需频率（即 390.625 MHz (25G) 和 156.25 MHz (10G)）的 100 ppm 内。 - dclk
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dclk信号必须为稳定且便于使用的时钟。它用作为 GT 帮助程序块（用于启动 GT 本身）的参考频率。在设计示例中，典型值为 75 MHz，该值直接衍生自 VCU107 评估板上可用的 300 MHz 时钟。请注意，GT 帮助程序块必须已知实际频率才能正常运行。