共享逻辑包含所有可共享模块，这些模块显示为核的一部分或者显示在设计示例中。
默认情况下，GT 公用模块、复位逻辑和时钟模块显示在 IP 核内部。满足以下条件时，这些模块将布局在核外部，以便与其他设计共享。
- 在“GT Selection and Configuration”（GT 选择和配置）选项卡下选中Include GT subcore in example design（在设计示例中包含 GT 子核）选项时。
- 在“Shared Logic”（共享逻辑）选项卡下选中Include Shared Logic in Example Design（在设计示例中包含共享逻辑）选项时。
选择设计示例中的共享逻辑时，将在 xxv_ethernet_*_exdes.v 和 DUT（即，xxv_ethernet_*.v）之间例化新的 xxv_ethernet_*_core_support.v 模块。此模块将包含可在多个设计间共享的所有子模块。
下图显示单核设计示例内部例化共享逻辑时的实现过程。
图 1. 含共享逻辑实现的单核设计示例层级
下图显示了多核设计示例内部例化共享逻辑时的实现过程。
图 2. 含共享逻辑实现的多核设计示例层级
下列模块是共享逻辑封装器的一部分。
- *_clocking_wrapper：此模块包含可与其他设计共享的所有时钟资源。
- *_common_wrapper：此模块包含可与其他设计共享的 GT 公用模块。
- *_reset_wrapper：此模块包含适用于选定的 Vivado IDE 配置的所有复位逻辑。