下图展示了含 PCS/PMA 时钟设置的 10/25G MAC 的时钟架构。此版本的子系统在 RX 中包含 FIFO。数据路径中有 3 个时钟域，如下图中虚线所示。
图 1. 含 PCS/PMA 时钟设置的 10G/25G MAC
- refclk_p0、refclk_n0 和 tx_serdes_refclk
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refclk差分对是必需的，用作为 FPGA 的输入。设计示例包含缓冲器，用于将该时钟转换为单端信号refclk，此信号用作为 GT 块的参考时钟。tx_serdes_refclk直接衍生自refclk。请注意，必须选择refclk，以确保tx_serdes_refclk满足 802.3 的要求，即范围应分别在 390.625 MHz 的 100 ppm 内（针对 25G）、156.25 MHz 的 100 ppm 内（针对 64 位 10G）和 312.5 MHz 的 100 ppm 内（针对 32 位 10G）。 - tx_clk_out
- 此时钟用作为时钟设置数据输入 TX AXI4‑Stream 接口，它还用作为 TX 控制信号和状态信号的参考时钟。其频率与
tx_serdes_refclk相同。 - rx_clk_out
- 提供的
rx_clk_out输出信号可供 RX 核所处理的 RX 控制信号和状态信号作为参考。其频率与rx_serdes_clk相同。 - rx_clk
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rx_clk可用，因为rx_core_clk是 RX 核的输入时钟。您必须从设计示例驱动此时钟。应以与tx_clk相同的频率来驱动rx_core_clk。启用 FIFO 时，系统端数据路径的首选运行模式是将tx_clk_out连接到rx_core_clk。通过这种方式进行连接时，RX AXI4‑Stream 接口和 TX AXI4‑Stream 接口都位于同一时钟域中。禁用 FIFO 时，rx_core_clk必须由rx_clk_out/rx_serdes_clk来驱动。 - dclk
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dclk信号必须为稳定且便于使用的时钟。它用作为 GT 帮助程序块（用于启动 GT 本身）的参考频率。在设计示例中，典型值为 75 MHz，该值直接衍生自 VCU107 评估板上可用的 300 MHz 时钟。注释： GT 帮助程序块必须已知实际频率才能正常运行。