杂项状态端口和控制端口 - 4.1 简体中文

10G/25G High Speed Ethernet Subsystem 产品指南 (PG210)
Document ID
PG210
Release Date
2023-05-10
Version
4.1 简体中文

下表显示了杂项状态端口和控制端口。

表 1. 杂项状态端口和控制端口
名称 I/O 时钟域 描述
dclk 输入 请参阅 时钟。 动态重配置端口 (DRP) 时钟输入。通过在 AMD Vivado™ IDE 的“GT Selection and Configuration”（GT 选择和配置）选项卡中的GT DRP Clock（GT DRP 时钟）字段中提供值，设置必需的频率。这必须是自由运行的输入时钟。