核概述 - 4.1 简体中文

10G/25G High Speed Ethernet Subsystem 产品指南 (PG210)

Document ID
PG210
Release Date
2023-05-16
Version
4.1 简体中文

下图用于标识 Timer Syncer IP 的主要功能块。在此图中,为便于演示,仅显示端口定时器的 4 个实例。用户可在生成核时选择端口实例的数量。该核支持最多 16 个端口定时器实例。

图 1. Timer Syncer IP 功能模块框图

Timer Syncer IP 包含实现各种 ToD 拓扑结构和应用所需的所有功能和接口。此外,该 IP 还可通过软件或硬件器件来控制。

系统定时器 (System Timer) 用于维护自由运行的时钟 (ts_clk) 上的时间,并提供相应的机制,以将定时器值与其他各端口定时器进行同步,其中每个端口定时器都能在其各自的独立时钟 (phy_clk) 上进行时钟设置。

System Timer IP 可按以下 2 种格式来提供定时器值:时间戳格式(或 ToD 格式)以及纠正字段 (Correction Field, CF) 格式。时间戳格式由 80 位组成,其中包含无符号的正秒和纳秒值字段,如 {seconds[47:0], nanoseconds[31:0] }。纠正字段 (CF) 格式则为有符号的 64b 纳秒值乘以 2+16