下图显示了当 GT（串行收发器）位于 IP 核内时，xxv_ethernet_0 单核配置设计示例的各个模块的例化及其层级。（串行收发器将始终包含在 AMD Versal™ 自适应 SoC 设计示例内）。
同步寄存器和流水线寄存器用于在核与 GT 之间进行数据同步。
时钟帮助程序块用于为该核生成所需时钟频率。
图 1. 单核设计示例层级
以下用户接口可用于不同配置。
- MAC/PCS 配置：
- AXI4‑Stream，用于数据路径接口
- AXI4‑Lite，用于控制接口和统计数据接口
- PCS 配置：
- MII，用于数据路径接口
- AXI4‑Lite，用于控制接口和统计数据接口
xxv_ethernet_0_pkt_gen_mon
模块用于生成数据包以进行完整性测试。包生成和检查由 FSM 模块来控制。
可选模块如下所述：
- xxv_ethernet _0_trans_debug
- 在下列情况下，设计示例中存在此模块：在 Vivado IDE 中从 “GT Selection and Configuration”选项卡 启用Additional GT Control and Status Ports（其他 GT 控制和状态端口）复选框、在“GT Selection and Configuration”（GT 选择和配置）选项卡下启用Include GT subcore in example design（在设计示例中包含 GT 子核）选项，或者在“Configuration”（配置）选项卡下启用Runtime Switchable mode（运行时可切换模式）选项。此模块从 xxv_ethernet 核中引出所有 GT 通道 DRP 端口以及收发器模块的部分控制端口和状态端口。
- “Retiming registers”（重定时寄存器）
- 在 “GT Selection and Configuration”选项卡 中选中Enable Retiming Register（启用重定时寄存器）选项时，将在核与 GT 之间包含一个单阶流水线寄存器以简化时序，其中使用
gt_txusrclk2表示 TX 路径，使用gt_rxusrclk2表示 RX 路径。但默认情况下，针对 GT 与核之间的信号完成二阶寄存。 - TX / RX Sync register（TX / RX 同步寄存器）
- TX 同步寄存器用于对从核到 GT 之间的
tx_clk相关数据进行双重同步。RX 同步寄存器则用于对从 GT 到核之间的rx_serdes_clk相关数据进行双重同步。注释： 对于 Runtime Switchable，如果在 Vivado IDE 中选中自动协商/链路训练，那么在开关期间将仅以 25G 数据速率执行 AN 操作，并在任务模式下执行 LT 操作。注释： 如果在 Vivado IDE 中选中自动协商/链路训练，并且核数 >= 3，则必须为 anlt_wrapper 应用 Pblock 约束。Pblock 应布局到选定的收发器 (GT) 附近，并且大小应足以满足 anlt_wrapper 的使用需求。如需了解更多信息，请参阅 example_top.xdc。以下 xcvu095-ffva2104-2-e 器件示例中，已选中 4 个核且收发器为 x0y4 到 x0y7。示例：
create_pblock pblock_ANLT add_cells_to_pblock [get_pblocks pblock_ANLT] [get_cells -quiet [list DUT/inst/ i_*_top_0/i_*_*_ANLT_WRAPPER DUT/inst/i_*_top_1/i_*_ANLT_WRAPPER DUT/inst/ i_*_*_top_2/i_*_ANLT_WRAPPER DUT/inst/i_*_top_3/i_*_ANLT_WRAPPER]]resize_pblock [get_pblocks pblock_ANLT] -add {SLICE_X0Y5:SLICE_X40Y180}
下图显示了 xxv_ethernet_0 多核配置设计示例的各个模块的例化及其层级。
图 2. 多核设计示例层级
