用户接口 - 4.1 简体中文

10G/25G High Speed Ethernet Subsystem 产品指南 (PG210)
Document ID
PG210
Release Date
2023-05-10
Version
4.1 简体中文

提供的通用 I/O (GPIO) 用于控制设计示例。用户输入和输出端口如下表中所述。

表 1. 用户 I/O 端口
名称 大小 I/O 描述
sys_reset 1 输入 用于核的复位。
gt_ref_clk_p 1 输入 差分输入时钟，连接到 GT。此时钟频率应与 Vivado IDE 的“GT Selection and Configuration”选项卡中所提及的 GT RefClk 频率相等。
注释： 在“GT Selection and Configuration”选项卡下选中“Include GT subcore in core”选项并在“Shared Logic”选项卡下选中“Include Shared Logic in core”时，此端口可用。
gt_ref_clk_n 1 输入 差分输入时钟，连接到 GT。此时钟频率应与 Vivado IDE 的“GT Selection and Configuration”选项卡中所提及的 GT RefClk 频率相等。
注释： 在“GT Selection and Configuration”选项卡下选中“Include GT subcore in core”选项并在“Shared Logic”选项卡下选中“Include Shared Logic in core”时，此端口可用。
gtm_gtrefclk 1 输入 单端输入时钟，连接到 GT。此时钟频率应与 Vivado IDE 的“GT Selection and Configuration”选项卡中所提及的 GT Refclk 频率相等。
注释： 在“GT Selection and Configuration”选项卡下选中“Include GT subcore in core”选项并在“Shared Logic”选项卡下选中“Include Shared Logic in Example Design”选项时，此端口可供非 Versal GTM 器件使用。
dclk 1 输入 稳定/自由运行的输入时钟，连接到 GT。此时钟频率应与 Vivado IDE 的“GT Selection and Configuration”选项卡中所提及的 GT DRP 时钟频率相等。
rx_gt_locked_led_0 1 输出 指示 GT 处于已锁定状态。
rx_block_lock_led_0 1 输出 表示已达成 RX 块锁定。
restart_tx_rx_0 1 输入 当包生成器和包监控器处于空闲状态时，此信号用于重新启动包生成和接收以便执行数据完整性测试。
completion_status 5 输出 此信号表示测试状态/结果。
  • 5'd0：测试未运行。
  • 5'd1：25GE/10GE 核测试已成功完成，并已通过。
  • 5'd2：没有任何通道上存在块锁定。
  • 5'd3：并非所有通道都已实现块锁定。
  • 5'd4：部分通道实现块锁定后丢失块锁定。
  • 5'd5：没有任何通道上存在通道同步。
  • 5'd6：并非所有通道都已实现同步。
  • 5'd7：部分通道实现同步后丢失同步。
  • 5'd8：未实现任何对齐状态或 rx_status。
  • 5'd9：实现对齐状态和 rx_status 后，其中之一丢失。
  • 5'd10：TX 超时。
  • 5'd11：未发送任何 TX 数据。
  • 5'd12：接收到的包数量与发送的包数量不相等。
  • 5'd13：接收到的字节总数与发送的字节总数不相等。
  • 5'd14：检测到协议错误。
  • 5'd15：在接收到的包中检测到位元错误。
  • 5'd31：测试滞留在复位状态。
mode_change_* 1 输入 仅当在 Vivado IDE 中选中Runtime Switchable（运行时可切换）时，此端口才可用，且用于切换核速度。
core_speed_* 1 输出

此信号用于指示核的处理速度：

1'b1 = 10G 和 1'b0 = 25G
send_continuous_pkts_* 1 输入 此端口可用于发送连续包以供开发板确认。
  • 1'b0：发送固定的 20 个包以供仿真。
  • 1'b1：发送连续包以供开发板验证。
    注释： 当 send_continuous_pkts 设为 1 时，生成器将继续发送包。仅当此信号复位为 0 时，仿真才能完成。
stat_reg_compare 1 输出 指示 TX 和 RX 统计数据寄存器比较状态。
  • 1'b1：指示 TX 和 RX 统计数据均匹配。
  • 1'b0：指示 TX 与 RX 统计数据之间是否存在任何不匹配。

在“General”（常规）选项卡下选中Include AXI4-Lite（包含 AXI4-Lite）选项时，此输出可用。
ts_clk 1 输入 这是系统定时器时钟输入端口。
注释： 在 GUI 选项卡-2 下选中“Enable Timestamping Logic”时，此端口可用。
ptp_results_* 1 输出 定时器比较信号输出至监控器，并将工具限制为对 PTP 设计进行最优化。
注释： 在 GUI 选项卡-2 下选中“Enable Timestamping Logic”时，此端口可用。