本节包含与 Vivado Design Suite 中核的约束有关的信息。
所需约束
10G/25G High Speed Ethernet Subsystem 要求时序规范和其他物理实现约束能够满足指定的性能要求。这些约束在赛灵思设计约束 (XDC) 文件中提供。生成的 XDC 中的管脚分配和层级名称对应于所提供的 10G/25G High Speed Ethernet Subsystem 的设计示例。
为了达成一致的实现结果,通过 AMD 设计工具运行设计时,必须使用包含这些未经修改的原始约束的 XDC。如需获取有关 XDC 特定约束的定义及其使用方式的更多详细信息,请参阅 Vivado Design Suite 用户指南:使用约束(UG903)。
10G/25G High Speed Ethernet Subsystem 中提供的约束已通过实现得到验证,并提供一致结果。约束可修改,但前提是充分了解每个约束的影响。
器件、封装和速度等级选择
本节不适用于此 IP 子系统。
时钟频率
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时钟管理
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时钟布局
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bank 分配
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收发器布局
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I/O 标准与布局
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