下图显示了自动协商和链路训练块的时钟架构。请注意，除非选择了 BASE-KR 特性，否则不包含这些块。自动协商和链路训练块与 MAC 和 PCS 分开运作，因此处于不同的时钟域。
图 1. 自动协商和链路训练时钟
- rx_serdes_clk
- rx_serdes_clk 驱动用于自动协商和链路训练的 RX 线一侧的逻辑。
- tx_serdes_clk
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tx_serdes_clk驱动用于自动协商和链路训练的 TX 线一侧的逻辑。DME 帧在此时钟域上生成。 - AN_clk
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AN_clk 驱动自动协商状态机。所有功能信号都位于此时钟域。
AN_clk可以是任何便于使用的频率。在设计示例中，AN_clk连接到dclk输入，其典型频率为 75 MHz。自动协商状态机必须已知AN_clk频率，因为这是所有定时器的参考频率。Vivado 集成设计环境 (IDE) 会将此时钟设置为与 GUI 中输入的 GT DRP CLK 设置相同的频率。