将 10/25G Ethernet 子系统添加到 Vivado IP integrator 中之后，Run Block Automation IP 核与 GT（串行收发器）将根据核配置与部分帮助程序块相连。在 10/25G Ethernet IP 内部有复位接口 IP，用于将 TX/RX mstreset 释放到 Versal 器件 GT、检查 TX/RX mstresetdone 状态并将 GT 排序复位。
上图显示了当 GT（串行收发器）位于 IP 核外部（即，位于设计示例中）时，xxv_ethernet_0 设计的单核配置的各模块的例化及其层级。在“GT Selection and Configuration”（GT 选择和配置）选项卡下选中Include GT subcore in example design（在设计示例中包含 GT 子核）选项时即可生成此层级设计示例。
在“GT Selection and Configuration”选项卡下选中Include GT subcore in example design选项时，在层级中即可显示 xxv_ethernet_0_core_support.v。
可用于 MAC/PCS 配置和 PCS 配置的用户接口与“概述”主题中所提及的配置相同。
xxv_ethernet_0.v 模块会例化必要的同步寄存器/重定时流水线寄存器，以在核与 GT 之间实现数据同步。
xxv_ethernet_0_pkt_gen_mon 模块用于生成数据包以进行完整性测试。包生成和检查由有限状态机 (FSM) 模块来控制。可选模块的描述如下：
- xxv_ethernet _0_sharedlogic_wrapper
- 在“GT Selection and Configuration”选项卡下选中Include GT subcore in example design选项或者在“Shared Logic”选项卡下选中Include Shared Logic in the Example Design时，在设计示例中即可显示此模块。此模块包含可在位于 IP 核外部的多个 IP 核与设计之间共享的所有模块。
- xxv_ethernet _0_gt_wrapper
- 在“GT Selection and Configuration”选项卡下选中Include GT subcore in example design选项时，在设计示例中即可显示此模块。此模块包含 GT 的例化以及各种帮助程序块。时钟帮助程序块用于为该核生成所需时钟频率。
下图显示了当 GT 位于设计示例中时，xxv_ethernet_0 设计示例的多核配置的各模块的例化及其层级。
对于 Versal 平台，gt_quad_base（适用于 Versal 器件的 GT Wizard）将仅包含在设计示例中，而 10/25G Ethernet Subsystem IP 和 GT（串行收发器）IP 将在块设计中使用 IP integrator 相连。
