| 名称 | I/O | 时钟 | 描述 |
|---|---|---|---|
| rx_axis_tdata[255:0] | 输出 | rx_core_clk | AXI4-Stream 数据到用户逻辑 |
| rx_axis_tvalid | 输出 | rx_core_clk | AXI4-Stream 数据有效。当此信号设为 1 时，RX AXI 总线上存在有效数据。 |
| rx_axis_tuser | 输出 | rx_core_clk |
AXI4-Stream 用户边带接口。
|
| rx_axis_tlast | 输出 | rx_core_clk | AXI4-Stream 信号，指示包结束 |
| rx_axis_tkeep[31:0] | 输出 | rx_core_clk | AXI4-Stream 数据控制，连接到上层。 |
注释： 在 256b 包接口模式下，TX 和 RX AXI4-Stream 接口同步到单一输入时钟，rx_core_clk 通常由 tx_clk_out 驱动。