IEEE 1588 TX/RX 接口控制信号、状态信号和统计数据信号 - 3.3 简体中文

40G/50G High Speed Ethernet Subsystem 产品指南 (PG211)

Document ID
PG211
Release Date
2022-11-03
Version
3.3 简体中文

在“MAC Options”选项卡下选中“Enable_Time_Stamping”时,本节下所述端口可用。

表 1. IEEE 1588 TX/RX 接口控制信号、状态信号和统计数据信号
名称 大小 I/O 描述
ctl_tx_systemtimerin_* 80 输入 适用于 TX 的系统定时器输入。

在正常时钟模式下,时间格式遵循 IEEE 1588 格式,以 48 位表示秒,32 位表示纳秒。

在透明时钟模式下,位 63 预期为零,位 62:16 的单位为纳秒,位 15:0 的单位为小数纳秒。请参阅 IEEE 1588v2 以了解相关表示法的定义。

此输入必须位于 TX 时钟域内。

ctl_rx_systemtimerin_* 80 输入 适用于 RX 的系统定时器输入。

在正常时钟模式下,时间格式遵循 IEEE 1588 格式,以 48 位表示秒,32 位表示纳秒。

在透明时钟模式下,位 63 预期为零,位 62:16 的单位为纳秒,位 15:0 的单位为小数纳秒。请参阅 IEEE 1588v2 以了解相关表示法的定义。

此输入必须与通道 0 RX SerDes 位于相同时钟域内。

ctl_tx_ptp_1step_enable_* 1 输入 设为 1 时,该位即启用单步操作。

在“Configuration”选项卡下未选中Include AXI4-Lite时,此端口可用。

ctl_tx_ptp_latency_adjust_* 11 输入 该总线可用于调整与双步时间戳有关的单步 TX 时间戳。位 [10:3] 的单位为纳秒,而位 [2:0] 的单位则为小数纳秒。

在“Configuration”选项卡下未选中Include AXI4-Lite时,此端口可用。

ctl_tx_ptp_vlane_adjust_mode_* 1 输入 设置 vlan 调整模式。

在“Configuration”选项卡下未选中Include AXI4-Lite时,此端口可用。

ctl_ptp_transpclk_mode_* 1 输入 设为 1 时,此输入会将时间戳逻辑置于透明时钟模式下。在此模式下,系统定时器输入将解释为纠正值。TX 将根据 IEEE 1588v2 中定义的进程,把该纠正值添加到 TX 时间戳。纠正值的符号位假定为 0(正时间)。

这样对应的传入 PTP 包纠正字段应已按适当的 RX 时间戳完成调整。

在“Configuration”选项卡下未选中Include AXI4-Lite时,此端口可用。

stat_tx_ptp_fifo_read_error_* 1 输出 发射 PTP FIFO 写入错误。此状态值为 1 表示 PTP Tag 写入期间发生错误。需 TX 路径复位才能清除此错误。
stat_tx_ptp_fifo_write_error_* 1 输出 发射 PTP FIFO 读取错误。此状态值为 1 表示 PTP Tag 读取期间发生错误。需 TX 路径复位才能清除此错误。
tx_ptp_1588op_in_* 2 输入 2'b00 - No operation:表示无操作,不记录时间戳,并且不修改帧。

2'b01 - 1-step:表示单步,应记录时间戳并将其插入帧。

2'b10 - 2-step:表示双步,应记录时间戳并使用对应双步操作的额外端口将该时间戳返回到客户端。不修改帧本身。

2'b11 - Reserved:表示保留,相当于“无操作”。

tx_ptp_tag_field_in_* 16 输入 该字段的使用取决于 1588 操作。
tx_ptp_tstamp_valid_out_* 1 输出 此位用于表示 TX 上当前呈现的有效时间戳。
tx_ptp_tstamp_tag_out_* 16 输出 对应于 tx_ptp_tag_field_in[15:0] 的标签输出
tx_ptp_tstamp_out_* 80 输出 已发射的包 SOP 的时间戳,对应于它通过捕获平面的时间。用于双步 1588 操作。

该总线中包含的位的表示法与定时器输入相同。

rx_ptp_tstamp_out_* 80 输出 已接收的包 SOP 的时间戳,对应于它通过捕获平面的时间。请注意,只要针对一个分段断言 SOP 有效,则从断言有效的时钟周期开始,此信号即生效。

该总线中包含的位的表示法与定时器输入相同。

tx_ptp_upd_chksum_in_* 1 输入 TX 已更新 UPD 校验和值。

在“MAC options”选项卡下针对“IEEE PTP Operation Mode”选中One Step时,此端口可用。

tx_ptp_tstamp_offset_in_* 16 输入 TX PTP 时间戳偏移。

在“MAC options”选项卡下针对“IEEE PTP Operation Mode”选中One Step时,此端口可用。

tx_ptp_chksum_offset_in_* 16 输入 TX PTP 校验和偏移。

在“MAC options”选项卡下针对“IEEE PTP Operation Mode”选中One Step时,此端口可用。

tx_ptp_pcslane_out_* 2 输出 该总线用于指示检测到对应时间戳的 SOP 所在的 PCS 通道。

请注意,只要针对一个分段断言 SOP 有效,则从断言有效的时钟周期开始,此信号即生效。

rx_ptp_pcslane_out_* 2 输出 该总线用于指示检测到对应时间戳的 SOP 所在的 PCS 通道。

请注意,只要针对一个分段断言 SOP 有效,则从断言有效的时钟周期开始,此信号即生效。

rx_lane_aligner_fill_0 7 输出 此输出用于指示 PCS lane0 的对齐缓冲器的填充级别。此信息可供 PTP 应用配合 rx_ptp_pcslane_out_* 信号一起使用,以便调整即将到达的 SOP 的通道偏差。单位为 SerDes 时钟周期数。
rx_lane_aligner_fill_1 7 输出 此输出用于指示 PCS lane1 的对齐缓冲器的填充级别。
rx_lane_aligner_fill_2 7 输出 此输出用于指示 PCS lane2 的对齐缓冲器的填充级别。
rx_lane_aligner_fill_3 7 输出 此输出用于指示 PCS lane3 的对齐缓冲器的填充级别。
gtm_txusrclk2_* 1 输入 TX 时钟输入,连接到核。
注释: 在“GT Selection and Configuration”选项卡下选中“Include GT subcore in example design”选项并且 GT 类型为 GTM 时,此端口可用。
gtm_rxusrclk2_* 1 输入 RX 时钟输入,连接到核。
注释: 在“GT Selection and Configuration”选项卡下选中“Include GT subcore in example design”选项并且 GT 类型为 GTM 时,此端口可用。
gtm_txprgdivresetdone_* 1 输入 如需了解更多信息,请参阅 Virtex UltraScale+ FPGA GTM Transceivers Wizard LogiCORE IP 产品指南(PG315)
gtm_rxprgdivresetdone_* 1 输入 如需了解更多信息,请参阅 Virtex UltraScale+ FPGA GTM Transceivers Wizard LogiCORE IP 产品指南(PG315)