公共时钟/复位信号 - 3.3 简体中文

40G/50G High Speed Ethernet Subsystem 产品指南 (PG211)

Document ID
PG211
Release Date
2022-11-03
Version
3.3 简体中文
表 1. 公共时钟/复位信号
名称 大小 I/O 描述
sys_reset 1 输入 核的异步复位

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项时,此端口可用。

dclk 1 输入 稳定/自由运行的输入时钟,连接到 GT

在“GT Selection and Configuration”选项卡下选中“Include GT subcore in core”选项时,此端口可用。

gt_refclk_p 1 输入 差分输入时钟,连接到 GT。

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项并在“Shared Logic”选项卡下选中Include Shared Logic in core时,此端口可用。

gt_refclk_n 1 输入 差分输入时钟,连接到 GT。

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项并在“Shared Logic”选项卡下选中Include Shared Logic in core时,此端口可用。

qpll0_clk_in_* 2/4 输入 QPLL0 时钟输入。(QPPL 是四通道锁相环)

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项并在“Shared Logic”选项卡下选中Include Shared Logic in core时,此端口可用。

端口宽度:50G 单核为 2 位,40G 单核和 50G 双核为 4 位。
qpll0_refclk_in_* 2/4 输入 QPLL0 参考时钟输入。

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项并在“Shared Logic”选项卡下选中Include Shared Logic in core时,此端口可用。

端口宽度:50G 单核为 2 位,40G 单核和 50G 双核为 4 位。
qpll1_clk_in_* 2/4 输入 QPLL1 时钟输入。

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项并在“Shared Logic”选项卡下选中Include Shared Logic in core时,此端口可用。

端口宽度:50G 单核为 2 位,40G 单核和 50G 双核则为 4 位。
qpll1_refclk_in_* 2/4 输入 QPLL1 参考时钟输入。

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项并在“Shared Logic”选项卡下选中Include Shared Logic in example design时,此端口可用。端口宽度:50G 单核为 2 位,40G 单核和 50G 双核则为 4 位。

gtwiz_reset_qpll0_lock_in_* 1 输入 QPLL0 锁定复位输入,连接到 GT。

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项并在“Shared Logic”选项卡下选中Include Shared Logic in example design时,此端口可用。

gtwiz_reset_qpll0_reset_out_* 1 输出 QPLL0 锁定复位输出,来自 GT。

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项并在“Shared Logic”选项卡下选中Include Shared Logic in example design时,此端口可用。

tx_clk_out_* 1 输出 来自 GT 的 TX 用户时钟输出。

在“GT Selection and Configuration”选项卡下选中“Include GT subcore in core”选项时,此端口可用。

rx_serdes_clk_* 1 输入 RX SerDes 时钟输入,连接到核

在“GT Selection and Configuration”选项卡下选中“Include GT subcore in core”选项时,此端口可用。GT 类型并非 GTM。

rxrecclkout_* 1 输出 来自 GT 的 RX 恢复时钟输出。
tx_core_clk_* 1 输入 来自 GT 封装器的 TX 核时钟输入。

在“GT Selection and Configuration”选项卡下选中Include GT subcore in example design选项时,此端口可用。

rx_core_clk _* 1 输入 RX 核时钟输入,连接到核。
tx_mii_clk_* 1 输出 来自 GT 的 TX 用户时钟输出。

在“GT Selection and Configuration”选项卡下所选核类型为“Ethernet MAC+PCS/PMA”且选中Include GT subcore in core选项时,此端口可用。

rx_clk_out_* 1 输出 来自 GT 的 RX 用户时钟输出。
tx_reset_* 1 输入 TX 复位输入,连接到核。
user_tx_reset_* 1 输出 对应用户逻辑的 TX 复位输出。当时钟变为不稳定时,user_tx_reset 将转至高电平以复位用户逻辑。当 GT resetdone 转至低电平时,此信号将断言有效。

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项并在“Shared Logic”选项卡下选中Include Shared Logic in core时,此端口可用。

gt_reset_tx_done_out_* 1 输出

来自 GT 的 TX 复位已完成信号。

在“GT Selection and Configuration”选项卡下选中“Include GT subcore in core”选项并在“Shared Logic”选项卡下选中Include Shared Logic in core时,此端口可用。

rx_reset_* 1 输入 RX 复位输入,连接到核。
user_rx_reset_* 1 输出 对应用户逻辑的 RX 复位输出。当时钟变为不稳定时,user_rx_reset 将转至高电平以复位用户逻辑。当 GT resetdone 转至低电平时,此信号将断言有效。

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项并在“Shared Logic”选项卡下选中Include Shared Logic in core时,此端口可用。

rsfec_txoutclk_out_* 1 输入 作为软核 KP4 RS-FEC 块的稳定 TX 输入时钟。
注释: 在“Shared Logic”选项卡下启用“Soft KP4 RS-FEC”选项并选中“Include Shared Logic in Example Design”选项时,此端口可供 GTM 器件使用。您必须向 KP4 RS-FEC 块提供此时钟信号(频率为 332.03125 MHz)。
rsfec_rxoutclk_out_* 1 输入 作为软核 KP4 RS-FEC 块的稳定 RX 输入时钟。
注释: 在“Shared Logic”选项卡下启用“Soft KP4 RS-FEC”选项并选中“Include Shared Logic in Example Design”选项时,此端口可供 GTM 器件使用。您必须向 KP4 RS-FEC 块提供此时钟信号(频率为 332.03125 MHz)。
rsfec_tx_locked_* 1 输入 作为软核 KP4 RS-FEC 块的稳定 TX resetdone。
注释: 在“Shared Logic”选项卡下启用“Soft KP4 RS-FEC”选项并选中“Include Shared Logic in Example Design”选项时,此端口可供 GTM 器件使用。您必须向 KP4 RS-FEC 块提供此信号。
rsfec_rx_locked_* 1 输入 作为软核 KP4 RS-FEC 块的稳定 RX Resetdone。
注释: 在“Shared Logic”选项卡下启用“Soft KP4 RS-FEC”选项并选中“Include Shared Logic in Example Design”选项时,此端口可供 GTM 器件使用。您必须向 KP4 RS-FEC 块提供此信号。
gt_reset_rx_done_out_* 1 输出 来自 GT 的 RX 复位已完成信号。

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项并在“Shared Logic”选项卡下选中Include Shared Logic in core时,此端口可用。

rx_serdes_reset_* 1 输入 RX SerDes 复位信号。

在“Shared Logic”选项卡下选中Include Shared Logic in example design选项时,此端口可用。GT 类型并非 GTM。

ctl_gt_reset_all_* 1 输出

来自 AXI4-Lite 寄存器映射的 gt_reset_all 信号。

在“Configuration”选项卡下选中Include AXI4-Lite并在“Shared Logic”选项卡下选中Include Shared Logic in example design时,此端口可用。

gtwiz_reset_all_in_* 1 输入

来自用户的 gt_reset_all 信号。

在“Configuration”选项卡下选中“Control and Statistics Interface”时,此端口可用。

ctl_gt_tx_reset_* 1 输出 来自 AXI4-Lite 寄存器映射的 gt_tx_reset 信号。

在“Configuration”选项卡下选中Include AXI4-Lite并在“Shared Logic”选项卡下选中Include Shared Logic in example design时,此端口可用。

gtwiz_tx_datapath_reset_in_* 1 输入 来自用户的 gt_tx_reset 信号。

在“Configuration”选项卡下选中Control and Statistics Interface时,此端口可用。

ctl_gt_rx_reset_* 1 输出 来自 AXI4-Lite 寄存器映射的 gt_rx_reset 信号。

在“Configuration”选项卡下选中“Include AXI4-Lite”并在“Shared Logic”选项卡下选中Include Shared Logic in example design时,此端口可用。

gtwiz_rx_datapath_reset_in_* 1 输入 来自用户的 gt_rx_reset 信号。

在“Configuration”选项卡下选中Control and Statistics Interface时,此端口可用。

gt_reset_all_in_* 1 输入 来自共享逻辑封装器的 reset_wrapper 的 gt_reset_all 信号。

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项并在“Shared Logic”选项卡下选中Include Shared Logic in example design时,此端口可用。

gt_tx_reset_in_* 1 输入 来自共享逻辑封装文件的 reset_wrapper 的 gt_tx_reset_in 信号。

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项并在“Shared Logic”选项卡下选中Include Shared Logic in example design时,此端口可用。

gt_rx_reset_in_* 1 输入 来自共享逻辑封装器的 reset_wrapper 的 gt_rx_reset_in 信号。

在“GT Selection and Configuration”选项卡下选中Include GT subcore in core选项并在“Shared Logic”选项卡下选中Include Shared Logic in example design时,此端口可用。

gt_refclk_out 1 输出 gt_refclk 与 gt_ref_clk 相同,用来驱动用户互连结构逻辑。
gtpowergood_out_* 2/4 输出 请参阅 UltraScale 架构 GTH 收发器用户指南(UG576) UltraScale 架构 GTY 收发器用户指南(UG578) 以获取端口描述。
TXOUTCLKSEL_IN_* 6/12 输入 此端口用于选择 gtwizard TX 输出时钟的时钟源。此端口根据预置以 6'b101101/12'b101101101101 驱动。
RXOUTCLKSEL_IN_* 6/12 输入 此端口用于选择 gtwizard RX 输出时钟的时钟源。此端口根据预置以 6'b101101/12'b101101101101 驱动。
gtwiz_reset_all_in* 1 输入 来自用户的 gt_reset_all 信号。
注释: 仅适用于 Versal 器件。在“Configuration”选项卡下选中“Control and Statistics interface”时,此端口可用。
gtwiz_rx_datapath_reset_in_* 1 输入 来自用户的 gt_rx_reset 信号。
注释: 仅适用于 Versal 器件。在“Configuration”选项卡下选中“Control and Statistics interface”时,此端口可用。
gtm_txusrclk_out2_* 1 输出 表示核中包含 GT 时,来自该核的 TX 时钟输出。
注释: 在“GT Selection and Configuration”选项卡下选中“Include GT subcore in core”选项、在“Shared Logic”选项卡下选中“Include Shared Logic in example design”选项,且所选“GT Type”为 GTM 时,此端口可用。
gtm_rxusrclk_out2_* 1 输出 表示核中包含 GT 时,来自该核的 RX 时钟输出。
注释: 在“GT Selection and Configuration”选项卡下选中“Include GT subcore in core”选项、在“Shared Logic”选项卡下选中“Include Shared Logic in example design”选项,且所选“GT Type”为 GTM 时,此端口可用。
gtm_out_txprgdivresetdone_* 1 输出 表示核中包含 GT 时,来自该核的 TX 复位输出。
注释: 在“GT Selection and Configuration”选项卡下选中“Include GT subcore in core”选项、在“Shared Logic”选项卡下选中“Include Shared Logic in example design”选项,且所选“GT Type”为 GTM 时,此端口可用。
gtm_out_rxprgdivresetdone_* 1 输出 表示核中包含 GT 时,来自该核的 RX 复位输出。
注释: 在“GT Selection and Configuration”选项卡下选中“Include GT subcore in core”选项、在“Shared Logic”选项卡下选中“Include Shared Logic in example design”选项,且所选“GT Type”为 GTM 时,此端口可用。
txoutclk_out_* 1 输入 TX 时钟输入,连接到核。
注释:Shared Logic选项卡下选中“Include Shared Logic in example design”选项时,此端口可供 GTM 器件使用(非切换配置)。您必须向该核提供此信号(针对 40G 提供的频率为 312.5 MHz,针对 50G 提供的频率为 390.625 MHz)。
rxoutclk_out_* 1 输入 RX 时钟输入,连接到核。
注释:Shared Logic选项卡下选中“Include Shared Logic in example design”选项时,此端口可供 GTM 器件使用(非切换配置)。您必须向该核提供此频率(针对 40G 提供的频率为 312.5 MHz,针对 50G 提供的频率为 390.625 MHz)。
tx_locked_* 1 输入 TX resetdone 输入,连接到核。
注释:Shared Logic选项卡下选中“Include Shared Logic in example design”选项时,此端口可供 GTM 器件使用。您必须按照 txoutclk_out_* 时钟向核提供此输入。
rx_locked_* 1 输入 RX resetdone 输入,连接到核。
注释:Shared Logic选项卡下选中“Include Shared Logic in example design”选项时,此端口可供 GTM 器件使用。您必须按照 rxoutclk_out_* 时钟向核提供此输入。
txoutclk_out_50 1 输入 TX 时钟输入,连接到核。
注释: 此端口可供 Versal GTM 器件使用(适用于切换配置)。
txoutclk_out_40 1 输入 TX 时钟输入,连接到核。
注释: 此端口可供 Versal GTM 器件使用(适用于切换配置)。
rxoutclk_out_50 1 输入
注释: 此端口可供 Versal GTM 器件使用(适用于切换配置)。
rxoutclk_out_40 1 输入 RX 时钟输入,连接到核。
注释: 此端口可供 Versal GTM 器件使用(适用于切换配置)。