含 PCS/PMA 时钟设置的低时延 40G/50G MAC 的时钟架构如下图所示。低时延是通过省略 RX FIFO 来实现的，这导致时钟排布产生变化。在数据路径中有 2 个时钟域，如下图虚线所示。
refclk_p0、refclk_n0 和 tx_serdes_refclk
refclk 差分对是必需的，用作为 FPGA 的输入。设计示例包含缓冲器，用于将该时钟转换为单端信号 refclk，此信号用作为 GT 块的参考时钟。tx_serdes_refclk 直接衍生自 refclk。请注意，必须选择 refclk 以确保 tx_serdes_refclk 满足 802.3 的要求，即范围应分别在 312.5 MHz 的 100 ppm 内（针对 40G）和 390.625 MHz 的 100 ppm 内（针对 50G）。
tx_clk_out
此时钟用作为时钟设置数据输入 TX AXI4-Stream 接口，它还用作为 TX 控制信号和状态信号的参考时钟。其频率与 tx_serdes_refclk 相同。由于不存在 TX FIFO，因此您必须立即响应 tx_axis_tready 信号。
rx_clk_out
提供的 rx_clk_out 输出信号可供 RX 核所处理的 RX 控制信号和状态信号作为参考。其频率与 rx_serdes_clk 相同。由于不存在 RX FIFO，因此该时钟还用于驱动 RX AXI4-Stream 接口。按此排布方式，rx_clk_out 与 tx_clk_out 的频率不同，且彼此间不存在定义的相位关系。
dclk
dclk 信号必须为稳定且便于使用的时钟。它用作为 GT 帮助程序块（用于启动 GT 本身）的参考频率。在设计示例中，典型值为 75 MHz，该值直接衍生自 VCU107 评估板上可用的 300 MHz 时钟。请注意，GT 帮助程序块必须已知实际频率才能正常运行。