赛灵思文档按一组标准设计进程进行组织,以便帮助您查找当前开发任务相关的内容。所有 Versal® ACAP 设计进程的对应设计中心和设计流程助手资料均可在 Xilinx.com 网站上找到。本文档涵盖了以下设计进程: 硬件、IP 和平台开发 为硬件平台创建 PL IP 块、创建 PL 内核、功能仿真以及评估 Vivado® 时序收敛、资源使用情况和功耗收敛。还涉及为系统集成开发硬件平台。本文档中适用于此设计进程的主题包括: 端口描述 AXI4-Lite 寄存器空间 配置寄存器 状态寄存器 统计数据计数器 时钟设置 自定义和生成子系统 设计示例 调试