下表描述了收发器 I/O 端口。如需了解有关时钟域的信息,请参阅“时钟设置”主题。
名称 | I/O | 描述 |
---|---|---|
rx_serdes_data[LANES-1:0][64-1:0] | 输入 | 来自 SerDes 宏的数据总线。存在 LANES rx_serdes_data 总线;每个 SerDes 通道对应一个总线,每个总线包含 64 位。按照定义,位 [64-1] 是 40G/50G High Speed Ethernet Subsystem 接收到的第一个位。位 [0] 是接收到的最后一个位。典型宽度是 64。 |
tx_serdes_data[LANES-1:0][64-1:0] | 输出 | 通向 SerDes 宏的数据总线。存在 LANES tx_serdes_data 数据总线;每个 SerDes 通道对应一个总线,每个总线包含 64 位。按照定义,位 [64-1] 是 40G/50G High Speed Ethernet Subsystem 发射的第一个位。位 [0] 是发射的最后一个位。典型宽度是 64。 |
rx_serdes_clk[LANES-1:0] | 输入 | 每个 SerDes 通道的恢复时钟。每个通道的 rx_serdes_data 总线均同步到该总线的对应位的上升沿。 |
rx_serdes_reset[LANES-1:0] | 输入 | 每个 RX SerDes 通道的复位。每个 SerDes 通道的恢复时钟都有 1 个与之关联的高电平有效复位。只要关联的恢复时钟未按正确频率运行,此信号就应断言有效。通常,此信号连接到锁相环 (PLL) 锁定信号。这是同步复位。 |
tx_serdes_refclk | 输入 | TX 数据路径的参考时钟。此时钟必须锁频到 tx_serdes_clk 输入。通常,用于驱动 TX SerDes 的参考时钟连接至此输入。 |
tx_serdes_refclk_reset | 输入 | TX 参考时钟的复位。只要 tx_serdes_refclk 输入未按正确频率运行,此信号就应断言有效。这是同步复位。 |