下图显示了自动协商和链路训练块的时钟架构。
注释： 除非选择了 50GBASE-KR 或 50GBASE-CR 特性，否则不包含这些块。
自动协商和链路训练块与 MAC 和 PCS 分开运作，因此处于不同的时钟域。
图 1. 自动协商和链路训练时钟
tx_serdes_clk
tx_serdes_clk 驱动用于自动协商和链路训练的 TX 线一侧的逻辑。DME 帧在此时钟域上生成。
rx_serdes_clk
rx_serdes_clk 驱动用于自动协商和链路训练的 RX 线一侧的逻辑。
AN_clk
AN_clk 驱动自动协商状态机。所有功能信号都位于此时钟域。AN_clk 可以是任何便于使用的频率。在设计示例中，AN_clk 连接到 dclk 输入，其典型频率为 75 MHz。自动协商状态机必须已知 AN_clk 频率，因为这是所有定时器的参考频率。