上图显示了当 GT（串行收发器）位于 IP 核外部（即，位于设计示例中）时，l_ethernet_0 设计示例的单核配置的各模块的例化及其层级。在“GT Selection and Configuration”（GT 选择和配置）选项卡下选中Include GT subcore in example design（在设计示例中包含 GT 子核）选项时即可生成此层级设计示例。
在GT Selection and Configuration选项卡下选中Include GT subcore in example design选项或者在“Shared Logic”（共享逻辑）选项卡下选中Include Shared Logic in example design（在设计示例中包含共享逻辑）选项时，在层级中即可显示 l_ethernet_0_core_support.v。这将例化对应Include Shared Logic in example design选项的 l_ethernet_0_sharedlogic_wrapper.v 模块和 l_ethernet_0.v 模块。选中GT subcore in example design（设计示例中的 GT 子核）选项时，将显示 l_ethernet_0_gt_wrapper.v 模块。
l_ethernet_0.v 模块会例化必要的同步寄存器/重定时流水线寄存器，以在核与 GT 之间实现数据同步。
l_ethernet_0_pkt_gen_mon 模块用于生成数据包以进行完整性测试。包生成和检查由有限状态机 (FSM) 模块来控制。
可选模块如下所述：
- l_ethernet _0_sharedlogic_wrapper
- 在“GT Selection and Configuration”选项卡下选中Include GT subcore in example design选项或者在“Shared Logic”选项卡下选中Include Shared Logic in the Example Design时，在设计示例中即可显示此模块。此模块包含可在位于 IP 核外部的多个 IP 核与设计之间共享的所有模块。
- l_ethernet _0_gt_wrapper
- 在“GT Selection and Configuration”选项卡下选中Include GT subcore in example design选项时，在设计示例中即可显示此模块。此模块会例化 GT 以及各帮助程序块。时钟帮助程序块用于为该核生成所需时钟频率。
下图显示了当 GT 位于设计示例中时，l_ethernet_0 设计示例的多核配置的各模块的例化及其层级。
对于
Versal®
平台，gt_quad_base（对应 Versal 的 GT Wizard）将仅包含在设计示例中；40G/50G High Speed Ethernet IP 和 GT（串行收发器）IP 将在块设计中使用 IP integrator（块自动化设置）来连接。
下图显示了块设计，其中在 IP integrator 中已连接 40/50G 以太网设计示例。如需了解有关 IP integrator 的更多信息，请参阅 Vivado Design Suite 教程：采用 IP integrator 设计 IP 子系统(UG995)。
将 40G/50G High Speed Ethernet 子系统添加到
Vivado®
IP integrator 中并运行“Block Automation”（块自动化设置）时，IP/核及 GT（串行收发器）将根据核配置与部分帮助程序块相连。在 40G/50G High Speed Ethernet IP 内部有复位接口 IP，用于将 tx/rx mstreset 释放到 Versal GT、检查 tx/rx mstresetdone 状态，并将 GT 排序复位。
