“GT Settings”选项卡 - 1.3 简体中文

UltraScale+ 器件 Integrated Block for PCI Express 产品指南 (PG213)

Document ID
PG213
Release Date
2022-11-16
Version
1.3 简体中文

“GT Settings”(GT 设置)选项卡中的设置允许您自定义通常不可访问的特定收发器设置。

图 1. “GT Settings”选项卡
“PLL Selection”(PLL 选择)
(仅限选中 Gen2 链路时才可用)允许选择 QPLL1 或 CPLL 作为时钟源。当以 Gen2 链路速度运行时,如果希望附加协议位于相同 GT 四通道内,则可使用此功能。Gen3 速度需要 QPLL1,而 Gen1 速度则始终使用 CPLL。
重要: 除非赛灵思有明确说明,否则其余设置不应修改。

下表显示了每种链路速度的选项和默认设置。

表 1. PLL 类型
链路速度 PLL 类型 注释
2.5_GT/s CPLL 默认值为 CPLL,不可供选择。
5.0_GT/s QPLL1 或 CPLL 默认值为 QPLL1,可供选择。
8.0_GT/s QPLL1 默认值为 QPLL1,不可供选择。
“Enable Auto RxEq”(启用自动接收器均衡)
当此参数设置为 True 时,它会自动选择“Receiver Equalization”(接收器均衡)模式(LPM 或 DFE)。
True
默认值为 DFE,但将根据通道特性更改为 LPM。
False
默认值为 DFE 且可通过设置“Form Factor Driven Insertion Loss Adjustment”来进行更改。
“Form Factor Driven Insertion Loss Adjustment”(外形尺寸驱动的插入损失调整)
表示根据外形尺寸选择,以奈奎斯特频率运行时发射器到接收器的插入损失。其中提供了 3 个选项:
“Chip-to-Chip”(芯片到芯片)
值为 5 dB。
“Add-in Card”(插卡)
这是默认选项,值为 15 dB。
“Backplane”(背板)
值为 20 dB。

此插入损失值适用于 GT Wizard 子核。

“Link Partner TX Preset”(链路伙伴 TX 预置)
默认值为 4,不建议更改。对于部分系统,预置值 5 可能更适合。在“GT Settings”(GT 设置)选项卡上提供了此参数以供使用。
“GT DRP Clock Source”(GT DRP 时钟源)
添加该选项可供选择 GT 时钟源为外部时钟源还是内部时钟源。当选中“External”(外部)时,将从 300 MHz 的外部时钟源提供 DRP 时钟,并且在赛灵思顶层模块中,该时钟将被分割为 100/125 MHz。默认 GT DRP 时钟源为“Internal”(内部),但在“Add. Debug Options”(附加调试选项)页面中启用“Enable In System IBERT”(启用 In-System IBERT)选项时,默认时钟源为“External”。