本附录提供了可供此 IP 核使用的 GT 位置列表，并列出了选择 GT 位置时应予以考量的部分关键建议。以下各章节所含表格根据 IP 自定义期间所选的 PCIe 块位置，列示了可供选择的 GT bank。
- Artix® UltraScale+™ 器件可用的 GT 四通道
- Kintex® UltraScale+™ 器件可用的 GT 四通道
- Virtex® UltraScale+™ 器件可用的 GT 四通道
- Zynq® UltraScale+™ 器件可用的 GT 四通道
每个 GT 四通道 (GT Quad) 均由 4 条 GT 通道组成。为 PCIe IP 选择 GT 四通道时，赛灵思建议使用距离 PCIe 硬核块最近的 GT 四通道。虽然这并非强制要求，但可以改进设计的布局布线和时序收敛。
- 链路宽度 x1、x2 和 x4 需要 1 个绑定的 GT 四通道，并且在 2 个 GT 四通道之间不应分割各通道。
- 链路宽度 x8 需要 2 个相邻的 GT 四通道，这 2 个 GT 四通道需绑定在一起并位于相同 SLR 内。
- 链路宽度 x16 需要 4 个相邻的 GT 四通道，这 4 个 GT 四通道需绑定在一起并位于相同 SLR 内。
默认情况下，PCIe 通道 0 布局在最上层 GT 四通道的最上方 GT 内（如 Vivado® 集成设计环境 (IDE) 的“Device”视图中所示）。后续通道使用沿器件垂直方向向下数（按通道编号递增）的下一个可用 GT。这表示默认情况下，编号最高的 PCIe 通道使用最下层 GT 四通道的最下方的 GT（用于 PCIe）。IP 自定义期间，您可从下拉选项列表中选择所期望的 GT 四通道用于 PCIe 通道 0。
默认情况下，PCIe 参考时钟 (sys_clk_p/sys_clk_n) 使用 PCIe 通道 0 GT 四通道中的 GTREFCLK0 作为 x1、x2、x4 和 x8 配置。对于 x16 配置，PCIe 参考时钟应在与通道 4-7 或通道 8-11 关联的 GT 四通道上使用 GTREFCLK0。这样即可将时钟前向传送至全部 16 个 PCIe 通道。您可通过给设计添加管脚位置约束来修改参考时钟默认位置。
下图显示了与代表性器件的 PCIe 块位置相关的各种 PCIe 链路配置的 GT 四通道和参考时钟的理想选择。
图 1. 对应 x1、x2、x4 PCIe 链路宽度最近的 GT 四通道位置
图 2. 对应 x8 PCIe 链路宽度最近的 GT 四通道
图 3. 对应 x16 PCIe 链路宽度最近的 GT 四通道
部分 PCIe 位置由于紧邻器件边缘、SLR 边界或其它 PCIe 块的边缘而导致无法选择最理想的 GT 四通道。在此类情况下，最近的 GT 可能并非布局布线的最佳选择，但仍可根据期望方式工作。下图显示了 1 个常见示例。
图 4.
PCIe GT 位置替代选择
后续章节提供的器件列表中包含针对每一种链路宽度配置支持的 GT 四通道选项。例如，选择 XCVU27P-FSGA2577 器件时，针对 x8 链路宽度支持两种 GTY 四通道组合。
- 当 GUI 中所选选项为 GTY_Quad_225 时，第一个选项是 GTY_Quad_225 搭配 GTY_Quad_224。
- 当 GUI 中所选选项为 GTY_Quad_226 时，第二个选项是 GTY_Quad_226 搭配 GTY_Quad_225。