| LogiCORE™ IP 相关信息表 | |
|---|---|
| 核规格 | |
| 支持的器件系列 1 | UltraScale+ |
| 支持的用户接口 | AXI4-Stream |
| 资源 | 性能和资源使用情况网页 2 |
| 随核提供 | |
| 设计文件 | Verilog |
| 设计示例 | Verilog |
| 测试激励文件 | Verilog |
| 约束文件 | XDC |
| 仿真模型 | Verilog |
| 支持的软硬件驱动程序 2 | 不适用 |
| 经过测试的设计流程 3 | |
| 设计输入 | Vivado Design Suite |
| 仿真 | 如需了解受支持的仿真器的相关信息，请参阅赛灵思设计工具：版本说明指南。 |
| 综合 | Vivado 综合 |
| 支持 | |
| 版本说明和已知问题 | 主答复记录：65751 |
| 所有 Vivado IP 变更日志 | Vivado IP 主更改日志：72775 |
| 赛灵思技术支持网页 | |
|
|