PCIe 必须与全局芯片复位 (GSR) 隔离，此复位在阶段 2 比特流完成加载到 FPGA 后立即发生。因此，阶段 1 和阶段 2 逻辑不得位于同一配置帧内。PCIe IP 所使用的配置帧由纵向遍布于同一个时钟区域内的串行收发器、I/O、FPGA 逻辑、块 RAM 或时钟设置所组成。资源限制如下所述：
- 每个 GT 四通道均包含 4 个串行收发器。在 X1 或 X2 设计中，将使用整个 GT 四通道，未使用的串行收发器不可供用户应用使用。耗用的 GT 四通道数量取决于在 Vivado® IDE 中对核进行自定义时所做的 GT 四通道选择。
- 在阶段 1 I/O bank 与阶段 2 I/O bank 之间不支持 DCI 级联。
- 将 DCI Match_Cycle 选项设置为
NoWait即可最大程度缩短阶段 1 配置时间：
set_property BITSTREAM.STARTUP.MATCH_CYCLE NoWait [current_design]