修订历史 - 1.3 简体中文

“SRIOV BARs”选项卡

所需约束

验证并更新受支持的器件。

新增 PCIE4C 集成块支持详细信息。

新增有关 PCI Express 基本规范 4.0 合规性限制的详细信息。

在对应 PCIE4C 的器件最低要求中新增 Gen4 链路速度。

在“可供 PCI Express 使用的集成块 - Virtex UltraScale+”表中新增 PCIEC 和 PCIE4 块位置。

新增 pcie_rq_tag0[7:0] 和 pcie_rq_tag1[7:0] 用于替代 pcie_rq_tag。

更新 cfg_ext_read_received 描述详细信息。

在“配置接收报文接口”部分中，从“接收报文接口上的报文类型编码”表移除 ATS 报文类型，并移除“接收报文接口上的报文参数”表。

为含高带宽存储器 (HBM) 的受支持的 Virtex UltaScale+ 器件

新增 PCIE4 和 PCIE4C 块位置。

在“可供 PCI Express 使用的集成块 - Virtex UltraScale+”表中新增器件。

在“配置状态接口端口描述”表中

将 error_out 更新为 cfg_local_error_out。

更新“串联 PROM/PCIe 支持的配置”表和“含现场更新的串联 PCIe”部分。

在“时钟设置”部分中新增更多详细信息。

在“通道翻转”部分中新增重要注释。

在“Virtex Ultrascale+ 器件可用的 GT 四通道”表中新增器件和封装，并新增“Zynq UltraScale+ 器件可用的 GT 四通道”表。

新增 PCIE4C 器件最低要求信息。

在“用核设计”章节的“串联 PROM/PCIe 支持的配置”表中更新器件支持。

在“调试”附录中新增“集成调试选项”部分。

移除“受支持的器件”表。

更新“完成器请求描述符字段”表中的“目标功能”字段的描述。

更新“请求器完成描述符字段”表中“下位地址”字段的描述。

在“时钟和复位接口”部分中新增有关 user_clk 信号的详细信息。

在“串联配置”部分中新增有关配置 bank 65 的注释。

更新“遗留中断信号”图示和描述。

在附录 A“升级”中新增 enable_auto_rxeq 参数。

在附录 B“GT 位置”中，内容均为全新内容。

更新“可供 PCI Express 使用的集成块 - Virtex UltraScale+”表。

在 m_axis_cq_tuser 名称/描述中更新位索引 87:85 的边带信号描述。

新增 cfg_err_cor_out、cfg_err_nonfatal_out、cfg_err_fatal_out 和 cfg_ds_port_number。

更新 sys_clk_gt 的描述。

更新“串联配置”部分。

更新“时钟设置架构”图示。

对应完成器完成描述符字段（位索引 7972、87:80 和 88）以及请求器请求描述符字段（位索引 87:80、95:88 和 120）的描述进行了重大更新。

更新“完成错误的处理”部分中的注释。

更新以下 Vivado IP 目录选项：

• “Extended Tag”字段（位于“Capabilities”选项卡中）。
• 位于“Identity Setting (PF0 IDs and PF1 IDs)”（身份设置（PF0 ID 和 PF1 ID））选项卡中的“PF0 ID Initial Values > Device ID value”（PF0 ID 初始值 > 器件 ID 值）。
• 位于“MSI-X Capabilities”选项卡中的“MSIx Table Settings > Table Size”。
• 位于“SRIOV Config”（SRIOV 配置）选项卡中的“General SRIOV Config”（通用 SRIOV 配置）

新增 GT DRP 时钟源（位于“GT Settings”选项卡上）和 GT COMMON 选项（位于“Shared Logic”选项卡上）

在附录 A“升级”中新增端口和参数详细信息。

在附录 B“GT 位置”中，更新下列表格：Virtex UltraScale+ 器件 GT 位置、Zynq UltraScale+ 器件 GT 位置、Kintex UltraScale+ 器件可用的 GT 四通道和 Zynq Ultrascale+ 器件可用的 GT 四通道

在附录 C“调试”中，更新记录的 gt_dmonitorout 端口宽度。

在附录 D“使用赛灵思虚拟线缆进行调试”：

• 新增 XVC 状态寄存器
• 更新“对应 XVC-PCIe-VSEC 寄存器映射的 Debug Bridge”表和“对应 AXI-XVC 寄存器映射的 Debug Bridge”表。

更新“可供 PCI Express 使用的集成块 - Zynq UltraScale+”表。

更新 cfg_interrupt_msi_function_number 的端口描述。

更新所有 AXI4-Stream 接口图例中的 TUSER 信号。

更新含跨接操作的 512 位 AXI 接口的 TUSER 信号定义。

针对“串联配置”部分的次要更新。

将 pcie_cq_np_req 更新为 pcie_cq_np_req[0]。

新增缺失的“AXISTEN_IF_ENABLE_MSG_ROUTE 属性位描述”表。

更新“Zynq UltraScale+ 器件 GT 位置”表。

澄清了“使用赛灵思虚拟线缆进行调试”附录中的

“XCV 驱动和软件位置示例”。

新增“使用赛灵思虚拟线缆进行调试”附录。

更新“串联配置”部分。

更新“升级”附录中的新端口和参数信息。

更新“对应不同器件配置的 SRIOV BAR 大小范围”表。

在“GT 设置”选项卡中新增“PLL 选择”选项和“链路伙伴 TX 预置”选项。

澄清“启用 In-System IBERT”选项和“启用 JTAG Debugger”选项应仅用于硬件调试。针对使用这些选项生成的核，不支持执行仿真。

将性能和资源使用情况数据移至网页。

更新“器件最低要求”表。

新增串联配置支持。

新增用于收发器调试的 IBERT 端口、GT DRP 端口和 PCIe 端口，并新增支持这些端口的 Vivado Design Suite 核自定义选项。

在“移植和升级”附录中新增“端口更改”表。

为 Virtex UltraScale+ 器件更新“GT 位置”表和“可供 PCI Express 使用的集成块”表。

针对根端口模型测试激励文件新增“完成器模型”选项。

新增 MXI-X 中断内部（内置）支持。

新增用于插入损失调整的 GT 设置。

在 Gen2 (5Gb/s) 模式下新增 QPLL1 支持。