- 电源缓升时间，包括因调节器引发的任何延迟
- TPOR（上电复位）
电源缓升时间与设计息息相关。请注意在设计中避免缓升时间过长或延迟过大。在 UltraScale 架构配置用户指南(UG570) 中列出了开始 FPGA 配置所必需的 FPGA 电源。
在许多情况下，FPGA 电源可同时缓升，或者甚至可稍早于系统电源开始缓升。在此类情况下，设计能获得时序裕度，因为在系统电源稳定前，100 ms 不会开始计数。重申，这完全取决于设计。系统特性应设计为判定 FPGA 电源与系统电源之间的关系。
TPOR 针对标准电源缓升速率为 57 ms，针对 UltraScale+ 器件的快速缓升速率则为 15 ms。请参阅 Kintex UltraScale+ FPGA 数据手册：DC 和 AC 开关特性(DS922) 和 Virtex UltraScale+ FPGA 数据手册：DC 和 AC 开关特性(DS923)。
针对示例 1（QSPI 闪存 [x4] 运行速率为 66 MHz ± 200 ppm）计算串联的比特流加载时间，需考量下列 2 种情况：
- 情况 1：无 ATX 电源
- 情况 2：有 ATX 电源
假定在 3.3V 和 12V 系统电源稳定之后，FPGA 电源缓升至稳定电平 (2 ms)。此时间差称为 TFPGA_PWR。在此情况下，由于 FPGA 电源缓升晚于系统电源，因此电源缓升时间会丧失 100 ms 裕度。
测试公式为：
TPOR + 比特流加载时间 + TFPGA_PWR < 100 ms（针对无 ATX 电源的情况）
TPOR + 比特流加载时间 + TFPGA_PWR - 100 ms < 100 ms（针对含 ATX 电源的情况）
- 情况 1：无 ATX 电源
- 由于没有 ATX 电源，因此当 3.3V 和 12 V 系统电源分别达到其标称电压的 9% 和 8% 范围内之后，100 ms 才会开始计数（请参阅
PCI-SIG 规范(https://www.pcisig.com/specifications)下的“PCI Express 卡机电规范”）。
50 ms (TPOR) + 42.7 ms（比特流时间）+ 2 ms（缓升时间）= 94.7 ms
94.7 ms < 100 ms PCIe 标准（正常）
在此情况下，裕度为 5.3 ms。
- 情况 2：有 ATX 电源
- ATX 电源提供
PWR_OK信号，用于指示系统电源何时达到稳定。至少在实际电源达到稳定的 100 ms 后，才会断言此信号有效。因此，可在时序裕度中添加此额外的 100 ms。50 ms (TPOR) + 42.7 ms（比特流时间）+ 2 ms（缓升时间）- 100 ms = -5.3 ms
-5.3 ms < 100 ms PCIe 标准（正常）
在此情况下，裕度为 105.3 ms。