传统上， Vivado® 调试是通过 JTAG 来执行的。默认情况下，Vivado 工具自动化可将赛灵思调试核连接到 FPGA 中的 JTAG BSCAN 资源以执行调试。为执行 XVC-over-PCIe 调试，此信息必须通过 PCIe 链路而不是 JTAG 线接口来发射。赛灵思 Debug Bridge IP 支持您将调试网络通过 PCIe 扩展配置接口 (PCIe-XVC-VSEC) 或通过 PCIe BAR 的 AXI4-Lite 存储器映射接口 (AXI-XVC) 连接到 PCIe。
Debug Bridge IP 配置为From PCIe to BSCAN或From AXI to BSCAN之后即可为分别源于 PCIe 扩展功能或 AXI4-Lite 接口的赛灵思调试网络提供连接点。Vivado 工具自动化可将此 Debug Bridge 实例连接到设计中找到的赛灵思调试核，而不是将其连接到 JTAG BSCAN 接口。对于设计而言，是将 Debug Bridge 连接到 PCIe 扩展配置空间还是将其连接到 AXI4-Lite，这其中各有利弊。以下章节描述了这 2 种实现的实现注意事项和寄存器映射。