本节提供了在 Vivado Design Suite 中升级到此 IP 核的更新版本时,有关对用户逻辑或端口指定所作的任何更改的信息。
参数更改
下表显示了当前版本的核中所发生的参数更改。
用户参数名称 | 显示名称 | 新增/更改/移除 | 详细信息 | 默认值 |
---|---|---|---|---|
axisten_if_enable_rx_msg_intfc | Enable RX Message INTFC | 新增 | 选中此项时,报文将被路由至位于“Receive Message Interface”(接收报文接口)的 cfg_msg_received 信号。否则,报文将路由至 CQ Interface。 | False(不选中) |
enable_auto_rxeq | “Enable Auto RxEq”(启用自动接收器均衡) | 新增 | 在 Auto Mode 中选择 Receiver Equalization | False(不选中) |
mcap_fpga_bitstream_version | MCAP Bitstream Version register value | 新增 | 指定 MCAP 寄存器空间中的 MCAP 比特流版本寄存器的值。 | 00000000 |
端口更改
选中Shared logic option GT common in core并且 PLL 类型未设为 CPLL 时,就会显示下表中的端口。
名称 | I/O | 宽度 |
---|---|---|
ext_qpllxrcalenb | 输出 | 1 位 |
选中Shared logic option GT-Wizard in core时,就会显示下表中的端口。
名称 | I/O | 宽度 |
---|---|---|
ext_phy_clk_bufg_gt_ce | 输出 | 1 位 |
ext_phy_clk_bufg_gt_reset | 输出 | 1 位 |
ext_phy_clk_rst_idle | 输出 | 1 位 |
ext_phy_clk_txoutclk | 输出 | 1 位 |
ext_phy_clk_bufgtcemask | 输出 | 1 位 |
ext_phy_clk_gt_bufgtrstmask | 输出 | 1 位 |
ext_phy_clk_bufgtdiv | 输出 | 8 位 |
ext_phy_clk_pclk2_gt | 输入 | 1 位 |
ext_phy_clk_int_clock | 输入 | 1 位 |
ext_phy_clk_pclk | 输入 | 1 位 |
ext_phy_clk_phy_pclk2 | 输入 | 1 位 |
ext_phy_clk_phy_coreclk | 输入 | 1 位 |
ext_phy_clk_phy_userclk | 输入 | 1 位 |
ext_phy_clk_phy_mcapclk | 输入 | 1 位 |
ext_qpllxrcalenb | 输出 | 1 位 |