UltraScale+ 器件 Integrated Block for PCI Express 解决方案需满足时序约束和其它物理实现约束的规格，方可满足指定的 PCI Express® 性能要求。在赛灵思设计约束 (XDC) 文件中，这些约束随端点和根端口解决方案一起提供。生成的 XDC 中的管脚分配和层级名称对应于所提供的设计示例。
重要： 如果不使用设计示例顶层文件，请将参考时钟的 IBUFDS_GTE 实例、sys_rst 的 IBUF 实例以及与这 2 个实例关联的位置和时序约束一起复制到您的本地设计顶层。
为了达成一致的实现结果，通过赛灵思工具运行设计时，必须使用包含这些未经修改的原始约束的 XDC。如需获取有关 XDC 或特定约束的定义及其使用方式的更多详细信息，请参阅 Vivado Design Suite 用户指南：使用约束(UG903)。
随集成块解决方案提供的约束已通过硬件测试，可提供一致结果。约束可修改，但前提是充分了解每个约束的影响。此外，如果设计背离所提供的约束，则对此类设计不予支持。