核正常运作的根本前提是时钟和复位接口向核提供系统级别时钟和复位，并提供用户应用时钟和复位信号。下表定义了核的时钟和复位接口中的端口。
user_clk 信号是源自 TXOUTCLK 管脚的衍生时钟，此管脚由 GT Wizard IP 输出。TXOUTCLK 依赖于 pmareset、progdivreset 和 txpisopd 信号以及连接到 GT Wizard IP 的 sys_clk 或 refclk。因此，不要求 user_clk 连续运行。如需了解有关 TXOUTCLK 的详细信息，请参阅对应的 GT Wizard 文档。
| 端口 | I/O | 宽度 | 描述 |
|---|---|---|---|
| user_clk | 输出 | 1 | 用户时钟输出（62.5、125 或 250 MHz） 此时钟采用固定频率，在 Vivado® 集成设计环境 (IDE) 内进行配置。 |
| user_reset | 输出 | 1 | 此信号会与 user_clk 同步断言无效。它随 sys_reset 断言有效进行异步断言无效和异步断言有效。 |
| sys_clk | 输入 | 1 | 参考时钟 此时钟采用可选频率 100 MHz。 |
| sys_clk_gt | 输入 | 1 | 用于 GT 的 PCIe 参考时钟。此时钟必须直接从 IBUFDS_GTE 驱动（与 sys_clk 的定义和频率相同）。此时钟采用可选频率 100 MHz，与 sys_clk 相同。 |
| sys_reset | 输入 | 1 | 核的基本复位输入（异步） 默认情况下，此输入处于低电平有效状态，以与 PCIe 边缘连接器复位极性相匹配。 |
| phy_rdy_out | 输出 | 1 | phy ready 信号表示 GT Wizard 已就绪。此信号由 phy_rst FSM 在接收到来自 GT Wizard 核的 phy 状态时驱动。 |
UltraScale+ 器件集成块 没有专用的复位管脚布线。从 UltraScale 器件升级至 UltraScale+ 器件时，请谨慎更新设计。