随 IP 生成的简单 PIO 设计可显示“Tandem PCIe with Field Updates”（含现场更新的串联 PCIe）所需的设计结构。顶层设计文件 xilinx_pcie_uscale_ep.v 旨在声明顶层管脚列表，并例化 pcie4_ultrascale_0 (IP) 和 pcie_app_uscale（所有其它对象）。这 2 个子模块分别带有 HD.TANDEM 和 HD.RECONFIGURABLE 属性标签，用于指令实现工具在布局布线期间遵循上述两组规则。
下图显示了含现场更新的串联 PCIe 设计的基本层级。阶段 1 比特流仅对应粉色模块，阶段 2 由黄色和白色模块组成。部分比特流仅由黄色模块构成。来自样本设计的层级实例的名称如图所示。
由于设计的绝大部分都布局在“可重配置分区”中，这绝大部分必须驻留在 pcie_app_uscale 层级树中。这包括除 bank 65 中 PCIe IP PERSTN 管脚旁的任意 I/O 和 I/O 逻辑外的所有一切。所有用户 I/O 缓冲器和逻辑、时钟、GT 和其它所有一切都必须位于该层级内，因此当有新版本准备就绪后即可替换。此要求对于设计而言，意味着只要其中的 IP 包含嵌入式 I/O 并且这些 I/O 必须与其它部分布局在同一个 bank 内，那么就不应将此类设计视作为现场更新。由于可能需要手动抽取这些 I/O，导致管理难度增加。
设计中的 3 个分区（顶层、PCIe IP 和用户应用）全都单独进行综合，且其中 2个子模块标记为非关联。这样可确保每个部分都不会跨界进行最优化，从而避免通过交换这些块来执行实现。任何综合工具均可供使用，前提是禁用自动 I/O 插入。对于 Vivado 综合，可通过选中 -mode out_of_context 选项来禁用此功能。每个版本的实现都是基于整个关联设计完成的。从第 2 个版本起，PCIe IP 的布局布线结果和最小顶层逻辑将被锁定，因此无法对其进行更改。