首先，对应这两种变化，在 IP 创建过程中会建立布局规划，此布局规划不应修改，但含现场更新的串联 PCIe 会创建 2 组（而不是 1 组）Pblock。除了带有 HD.TANDEM 标记的 Pblock（对应阶段 1 逻辑）外，还会为用户应用推断第 2 组更大的 Pblock（带有 HD.RECONFIGURABLE 标签）。前者所应用的阶段 1 创建规则与标准串联配置解决方案相同。后者则会强制执行 Dynamic Function eXchange 的所有规则，最值得注意的是布线阻隔，用于确保部分比特流包含用户应用的完整实现。
下图显示了对应含现场更新的串联 PCIe，专为 KU5P 设计样本生成的布局规划。粉色区域为供 PCIe IP 使用的保留区域。此区域包含 PCIe 硬核块、CLB、块 RAM 和收发器 site（用于实现 IP）和 1 个 I/O bank（用于启用物理复位管脚）。黄色区域与粉色区域相反，表示用户应用的可重配置分区 (RP)。它涵盖了 PCIe IP 未涵盖的所有其它资源，包括所有时钟、收发器、I/O 和逻辑。
注释： 在 RP 右下角（名为
update_region），您可以找到 PIO 设计示例逻辑以及用于连接设计 2 个部分的分区管脚集合。如需获取有关分区管脚或 DFX 解决方案的其它方面的更多信息，请参阅 Vivado Design Suite 用户指南：Dynamic Function eXchange(UG909)。
图 1. 含现场更新的串联 PCIe 的 KU5P 布局规划
