在非工程环境中，使用的基本方法与工程环境相同。首先，使用 IP 目录创建 IP，如 串联 PCIe UltraScale+ 工具流程示例 中所示。核生成的结果之一是 .xci 文件，其中罗列了所有核的详细信息。此文件用于重新生成所有必需的设计源。
- 读入设计源（可以使用设计示例或您自己的设计）。
read_verilog <verilog_sources> read_vhdl <vhdl_sources> read_xdc <xdc_sources> - 定义目标器件。
set_property PART <part> [current_project]注释： 虽然这是非工程流程，但幕后仍有 1 个隐藏的工程。必须完成此操作以建立显式器件，然后才能读入 IP。 - 读入 PCIe IP。
read_ip pcie_ip_0.xci - 对设计执行综合。此步骤可从 .xci 输入生成 IP 源。 注释： 使用非关联综合时，您可能需要使用仅在实现期间才能应用的约束文件来应用 Pblock 约束。原因在于，部分约束依赖于组合整个设计才能应用约束。
- 请确保在设计 XDC 文件中完成对设计进行的任何自定义操作，例如，识别配置模式以设置保留的管脚。
- 实现设计。
opt_design place_design route_design - 生成 bit 文件。
-bin_file选项应用于串联 PCIe。BIN 文件对齐到 32 位边界，可加速软件通过 PCIe 加载阶段 2 比特流的过程。write_bitstream -bin_file <file>.bit