作为块自动化设置的一部分，在简单设计的 GT 四通道之间，GT 参考时钟 (GTREFCLK) 会缩短。GT 参考时钟汇总操作将读取 IP integrator 中的 GT 四通道的接口属性，并提供设计中的参考时钟连接的汇总信息。
- 示例 1
- 对于使用 2 个 GT 四通道的 x8 设计，来自这 2 个 GT 四通道的
GTREFCLK都会缩短，并连接到单个IBUFDS_GT。对于使用含多个 GT 四通道的多个 Bridge IP 的复杂设计，系统设计师可以基于其频率信息、开发板上的四通道布局和时钟可用性来缩短或拆分GTREFCLK。为了帮助系统设计师制定出明智的决策，在 IP integrator 的块设计画布中为整个系统提供了GTREFCLK汇总信息。请注意，对于具有多个块设计的 Vivado 工程，必须为每个给定的块设计执行一次该命令。REFCLK 汇总信息是根据 BD 生成的。如果系统具有多个 BD，那么必须单独生成 REFCLK 汇总信息。您可在 Tcl 控制台中输入以下命令来获取该表。
xilinx::designutils::report_gt_refclk_summary执行命令时，会在以下路径中生成 <BD_name>_gt_refclk_summary.txt
图 1. GT 参考时钟汇总信息文件位置
它会报告此设计中的 GT 参考时钟、其频率及其源文件，如图 2 中所示。
图 2. 示例 1 GT 参考时钟汇总信息表
- 示例 2
- 下图显示了共享 2 个 GT 四通道的 4 个 x2 IP 实例。在此例中，设计中有 4 个
GTREFCLK可用。由于这 4 个实例均为同一个 IP，因此所有 IP 的 GTREFCLK 频率都相同。如果 GT 四通道布局位置彼此相邻并使用单个输入管脚，那么系统设计师可能可以相同GTREFCLK来驱动这些实例。此图 显示了此设计的GTREFCLK汇总信息：图 3. 多个 Bridge IP 共享 GT 四通道
图 4. 示例 2 GT 参考时钟汇总信息表
基于汇总信息表，可通过单个实用工具缓冲器来连接各四通道上的
GT REFCLK，如下图所示。图 5. 共享 GT 四通道的多个 Bridge IP 的修改后参考时钟连接