设计示例仿真 - 1.1 简体中文

Versal Adaptive SoC Transceivers Wizard LogiCORE IP 产品指南 (PG331)

Document ID
PG331
Release Date
2023-05-22
Version
1.1 简体中文

要对 Wizard IP 核的实例进行仿真,请首先打开其设计示例。

在工程示例中,转至 Vivado 集成设计环境 (IDE) 中的Run > Simulation > Run Behavioral Simulation(运行 > 仿真 > 运行行为仿真)以启动行为仿真。

如需了解 GTME5 整数端口相关仿真更新,请参阅 Vivado Design Suite 教程:逻辑仿真(UG937) 中的实验课 6。

设计示例仿真测试激励文件提供了必要的自由运行时钟和收发器参考时钟信号,并对设计示例逻辑和复位控制器帮助程序块输入端口提供了“reset all”(全部复位)脉冲。此激励足以允许帮助程序块启动系统的其余部分。稍后,收发器 PLL 将达成锁定,允许复位控制器帮助程序块有限状态机完成整个复位序列。完成复位序列后,您即可观察到激励模块示例发射数据。片刻后,检查模块示例就会开始搜索数据对齐并检查数据完整性,结果将供链接状态逻辑用于驱动链接状态指示器。在多线速率配置中,设计示例会切换为下一个线速率,并再次尝试达成锁定和其他“Reset Done”(复位完成)信号。您可观察到当 *rate_sel[3:0] 端口发生切换时,当 *resetdone 断言高位有效之后,其对应 *outclk 值会发生更改。

图 1. 显示速率更改的仿真波形
tx/rx_resetdone_out_ip0 的默认值为“high”(高电平),直至 gtpowergood 断言高位有效,当 ch*_tx/rxmstreset 应用于四通道时,则转至“low”(低电平)。最后,它会测量期望的用户时钟频率,以确保达成期望的线速率。每次速率更改后,都会打印下列消息:
最后,会在转录文本中打印以下消息,表明测试成功。