我们推荐采用设计示例在您自己的系统环境之外对 Wizard IP 核进行仿真或实现。此过程非常简单，但您需要了解以下限制：
- 设计示例不会实现特定协议来生成或检查数据。从根本上来说，它会生成并检查原始 PRBS 数据。
- 使用提供的测试激励文件来仿真设计示例时，每个收发器通道都会从串行数据发射器环回到接收器。仅当发射器和接收器配置为采用相同的线速率和相同的数据编码时，才能正确检查数据完整性。不使用任何速率调整方案。如果系统中配置的发射器和接收器线速率或数据编码彼此不同，那么可以对两个适当自定义的核实例进行交叉耦合，并在硬件或者您自己的测试激励文件中检查数据完整性。在此类设置中，核实例 A 的发射器与核实例 B 的接收器的线速率和数据编码相匹配，反之亦然。
- 对于多四通道设计，不提供设计示例。
- 如果用户修改了 GUI 所显示的
outclk频率值，此设计示例并不保证能够实现此类配置的数据完整性。这是因为需要对设计示例内从outclk到usrclk的路径中 BUFG GT 分频器的值进行相应调整。图 1. 收发器配置示例对于此配置，
OUTCLK频率的默认值为 322.266 MHz。如果将 OUTCLK 频率配置为 644.531 MHz，则用户需要相应调整 BUFG GT 分频器值，以便 BUFG GT 能够将 322.266 MHz 作为USRCLK频率值应用于 GT 四通道。