“Advanced”选项卡 - 4.1 简体中文

适用于 Zynq UltraScale+ MPSoC 的 DPUCZDX8G 产品指南 (PG338)

Document ID
PG338
Release Date
2023-01-23
Version
4.1 简体中文

下图显示了 DPUCZDX8G 配置的“Advanced”(高级)选项卡。

图 1. DPUCZDX8G 配置 -“Advanced”选项卡
S-AXI Clock Mode(S-AXI 时钟模式)
s_axi_aclk 是 S-AXI 接口时钟。选中Common with M-AXI Clock(与 M-AXI 时钟共用)时,
s_axi_aclkm_axi_aclk 共享相同时钟,s_axi_aclk 端口处于隐藏状态。选中Independent(独立)时,必须提供除 m_axi_aclk 以外的其它时钟。
dpu_2x Clock Gating(dpu_2x 时钟门控)
dpu_2x 时钟门控选项可用于降低 DPUCZDX8G 的功耗。启用该选项时,会为每个 DPUCZDX8G 显示一个名为 dpu_2x_clk_ce 的端口。dpu_2x_clk_ce 端口应连接到 dpu_clk_wiz IP 中的 clk_dsp_ce 端口。当 DPUCZDX8G 中的计算引擎处于空闲状态时,可使用 dpu_2x_clk_ce 信号来关闭 dpu_2x_clk。要在 dpu_clk_wiz IP 中生成 clk_dsp_ce 端口,应使用特定选项来配置 Clocking Wizard IP。如需了解更多信息,请参阅 参考时钟生成 章节。
DSP Cascade(DSP 级联)
该选项可用于设置 DSP48E slice(切片)级联链的最大长度。通常级联长度越长,使用的逻辑资源越少,但可能时序更糟。较短的级联长度可能不适合小型器件,因为小型器件需要更多硬件资源。赛灵思建议在首次迭代中选择中间值(即 4),如果不满足时序,则调整该值。
“DSP Usage”(DSP 用量)
该选项支持您选择在 DPUCZDX8G 卷积模块中是否使用 DSP48E slice 来执行累加。如果所选 DSP 用量较低,那么在卷积模块中,DPUCZDX8G IP 会将 DSP slice 仅用于乘法。在高 DSP 用量模式下,DSP slice 将同时用于乘法和累加。因此,DSP 用量越高,耗用的 DSP slice 数量越多,耗用的 LUT 越少。下表显示了 DSP 用量高低不同情况下所需的额外逻辑资源:
表 1. DSP 高用量对比 DSP 低用量的额外资源使用情况
DPUCZDX8G 架构 额外 LUT 数 额外寄存器数 额外 DSP 数 1
B512 1418 1903 -32
B800 1445 2550 -40
B1024 1978 3457 -64
B1152 1661 2525 -48
B1600 2515 4652 -80
B2304 3069 4762 -96
B3136 3520 6219 -112
B4096 3900 7359 -128
  1. 负值表示相对减少。
UltraRAM
Zynq® UltraScale+™ 器件中有 2 种类型的片上存储器资源:块 RAM 和 UltraRAM。每种存储器类型的可用量都因器件而异。每个块 RAM 都包含 2 个 18K slice,此 slice 可配置为 9b*4096、18b*2048 或 36b*1024。UltraRAM 采用固定配置 72b*4096。DPUCZDX8G 中的存储器单元位宽为 ICP*8 位,深度为 2048。对于 B1024 架构,ICP 为 8,存储器单元位宽为 8*8 位。随后,每个存储器单元均可利用一个 UltraRAM 块来加以例化。当 ICP 大于 8 时,DPUCZDX8G 中的每个存储器单元都需要至少 2 个 UltraRAM 块。

默认情况下,DPUCZDX8G 使用块 RAM 作为存储器单元。对于同时包含块 RAM 和 UltraRAM 的目标器件,请配置 UltraRAM 数量,以判定用于替换部分块 RAM 的 UltraRAM 数量。UltraRAM 数量应设置为 DPUCZDX8G 中每个存储器单元所需的 UltraRAM 数量的倍数。在“Summary”(汇总)选项卡部分中显示了块 RAM 和 UltraRAM 用量的示例。

时间戳
启用该选项时,DPUCZDX8G 会记录 DPUCZDX8G 工程执行综合的时间。禁用该选项时,该时间戳会保持上次 IP 更新时的值不变。